一種基於憶阻器的非揮發d觸發器的製作方法
2023-05-11 22:42:16 1
專利名稱：一種基於憶阻器的非揮發d觸發器的製作方法
技術領域：
本發明屬於數字電路技術領域，更具體地，涉及一種基於憶阻器的非揮發D觸發器。
背景技術：
觸發器是一種應用在數字電路上且具有記憶功能的時序邏輯組件，可記錄二進位制數位訊號「0」和「1」，因此是構成時序邏輯電路以及各種複雜數字系統的基本邏輯單元。在各種類別的觸發器中，又以D觸發器應用最為廣泛，其工作原理是當邊沿觸發的主從觸發器工作時，在時鐘信號邊沿前加入輸入信號，這樣可大大縮短輸入端受幹擾的時間，降低幹擾的可能性。在現有技術中，由D觸發器構成的時序電路通常僅能在穩定的電源供應下完成各種邏輯功能，而不具備斷電保持的能力。如果在一些需要斷電或者休眠時保持其中間工作狀態的場合，則需要外加電路及存儲單元來實現非揮發性。針對此問題，US2012/0014169A中公開了一種非揮發性存儲鎖存器，其中通過引入憶阻器存儲陣列，以便利用憶阻器自身的特性來實現非揮發的能力。然而，該方案中僅將憶阻器作為外部存儲設備加以使用，這樣在實踐中仍然存在以下的缺陷或不足第一，狀態保持及處理的時間會大大增加;第二，需要複雜的時序控制電路，而且提高了硬體成本；第三，只是將憶阻器作為一個外部存儲設備，並沒有充分發揮其存儲與處理結合的能力。有鑑於此，相關領域中亟需尋找新的解決方式，以便能夠更好地利用憶阻器的特性並對D觸發器的電路結構設計做出進一步改進。
發明內容
針對現有技術的以上缺陷或技術需求，本發明的目的在於提供一種基於憶阻器的非揮發性D觸發器，其中通過將憶阻器作為觸發器的組成部分並設計相應電路結構，這樣既可利用憶阻器的阻變特性來實現觸發功能，又能有效實現非揮發的存儲性能，並尤其適用於一些對供電不穩定條件下狀態保持要求更高的場合。按照本發明，提供了一種基於憶阻器的非揮發D觸發器，其特徵在於，該D觸發器採用主從鎖存器結構，其中各個鎖存器的電路中包括由兩個憶阻器反相串聯而成的憶阻器模塊，並通過該憶阻器模塊來執行非揮發的鎖存功能，進而通過該非揮發鎖存器實現非揮發D觸發器。通過以上構思，初始狀態時，兩個反相串聯的憶阻器分別處於高阻和低阻狀態，當施加正向電壓時，由於電阻分壓，大部分電壓將落在高阻態的第一憶阻器上，另外小部分電壓落在低阻態的第二憶阻器上；隨著電壓增大，當其超過第一憶阻器的閾值時，該憶阻器變為低阻態，此時兩個憶阻器均呈現低阻狀態，而加在第二憶阻器上的電壓持續增大；隨著正向電壓繼續增加並超過第二憶阻器的閾值時，該第二憶阻器將變為高阻態，此時大部分電壓將落在第二憶阻器上，另外小部分電壓落在低阻態的第一憶阻器上。施加反向電壓的過程與此相類似。基於以上特性，本發明中可以通過控制憶阻器模塊兩端的電壓範圍來控制各個憶阻器的不同狀態，相應地，在實現傳統D觸發器功能的同時，還能具備非揮發性的特點，因而適用於一些電源不穩定的應用領域，並保證運算的持續進行。作為進一步優選地，各個鎖存器除了所述憶阻器單元之外，還包括第一 PMOS管、第二 PMOS管、第三PMOS管、電阻，以及由第四PMOS管和NMOS管共同構成的反相器，其中所述第一 PMOS管的柵極作為時鐘信號輸入端，其漏極接負電源，其源極與所述電阻的第一端相連；所述第二 PMOS管的柵極和所述電阻的第二端共同作為鎖存器的信號輸入端，其漏極與所述電阻的第一端相連，其源極與所述第三PMOS管的漏極相連；所述第三PMOS管的柵極作為時鐘信號輸入端，其漏極與所述第二 PMOS管的源極相連，其源極接正電源；所述憶阻器模塊的第一端與所述電阻的第一端相連，其第二端接地；所述反相器的輸入端為構成所述鎖存器的兩個反相串聯憶阻器的中間點，其輸出端作為鎖存器的信號輸出端。作為進一步優選地，所述反相器可替換為比較器。作為進一步優選地，所述憶阻器為基於氧化鉭(TaOx)材料的憶阻器。總體而言，按照本發明的非揮發D觸發器與現有技術相比，主要具備以下的技術優點1、通過採用反相串聯的兩個憶阻器來構建鎖存器從而實現D觸發器，能夠充分利用憶阻器所具備的阻態差異和非揮發特性來實現觸發功能和鎖存功能，所構建的D觸發器不僅具備傳統觸發器的功能，且具備非揮發性的特點，尤其適用於一些供電電源不穩定的應用領域，實現運算的持續進行。其與現有技術中引入外部存儲設備的非揮發性解決方案相比，有著本質的不同，並為非揮發性數字電路提供了新的發展方向；2、按照本發明的觸發器電路具有較小的實現面積，與現有的CMOS工藝和邏輯體系相兼容，結構簡單，便於製備。
圖1a是當採用單個憶阻器時所表現出的電流-電壓曲線圖；圖1b是當採用兩個反相串聯的憶阻器時所表現出的電流-電壓曲線圖；圖2是按照本發明的基於憶阻器的非揮發鎖存器的電路結構示意圖；圖3是圖2中非揮發鎖存器的仿真波形圖；圖4是按照本發明的基於憶阻器的非揮發D觸發器的電路結構示意圖；圖5是圖4中所示非揮發D觸發器的仿真波形圖。
具體實施例方式為了使本發明的目的、技術方案及優點更加清楚明白，以下結合附圖及實施例，對本發明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發明，並不用於限定本發明。圖1a是當採用單個憶阻器時所表現出的電流-電壓特性曲線圖。從圖1a中可以看出，當正向電壓值大於一定閾值Vth時，憶阻器會變為低阻態；而當負向電壓大於一定閾值Vth,時，憶阻器會變為高阻態。圖1b顯示了當採用兩個反相串聯的憶阻器時所表現出的電流-電壓曲線圖。如圖1b中所示，對於反相串聯的第一憶阻器RMl和第二憶阻器RM2而言，其初始狀態譬如分別為高阻態和低阻態，當施加正向電壓時，由於電阻分壓，大部分電壓將落在RMl上；隨著電壓增大，當超過RMl的閾值Vthl時，RMl變為低阻，此時RMl和RM2均為低阻，與此同時由於電阻分壓，此時加在RM2兩端的電壓變大；隨著正向電壓的繼續加大，當加大到超過RM2的閾值Vth2時，RM2變為高阻，也即此時兩個憶阻器電阻相互調換變為低阻態和高阻態。加反向電壓時情形類似。正是基於憶阻器的以上特性分析，本發明中期望通過對由兩個反相串聯的憶阻器所共同構成的憶阻器單元兩端的電壓範圍加以控制，由此達到控制各個憶阻器狀態的目的。例如，當兩端電壓大於Vth2時，第一和第二憶阻器的狀態將分別變為低阻態和高阻態，兩端電壓小於Vth4時，第一和第二憶阻器的狀態則分別變為高阻態和低阻態；而當兩端電壓在Vth3和Vthl兩者之間，則憶阻器狀態不發生改變。相應地，可以利用體現以上特性的憶阻器單元來構建鎖存器和D觸發器，由此在執行觸發功能的同時，還能實現非揮發的鎖存功能。按照本發明的D觸發器採用主從鎖存器結構，並通過可實現非揮發性的鎖存器來構建非揮發的D觸發器電路，更具體而言，在各個鎖存器中，其核心部分是由兩個憶阻器反相串聯而成，通過憶阻器的非揮發阻變特性來實現非揮發的鎖存功能；此外，通過兩個非揮發的鎖存器組合來實現非揮發觸發功能。圖2是按照本發明的基於憶阻器的非揮發鎖存器的電路結構示意圖。如圖2中所示，該鎖存器包括第一 PMOS管(Ml)、第二 PMOS管(M2)和第三PMOS管(M3)，電阻(R)、由第四PMOS管(M4)和NMOS管(M5)共同構成的反相器，以及兩個反相串聯的憶阻器。其中，上述Ml和M3的柵極作為時鐘信號(CLK)的輸入端，Ml漏極接負電源，源級和M2的漏極接電阻R的第一端，電阻R的第一端又連接第一憶阻器的第一端，第二憶阻器的第二端接地。電阻R的第二端和M2的柵極接作為輸入信號輸入端，M3的源級接正電源，漏極接M2的源級。反向器的輸出端作為該鎖存器的輸出端，反相器的輸入端為兩憶阻器單元的連接點。下面將參照圖3所示的仿真波形圖來具體解釋按照本發明的鎖存器的工作原理及非揮發特性。當CLK為高電平時，M1-M3均截止，則數據輸入端通過電阻與憶阻器模塊直接相連，由於輸入電壓超過了閾值，故輸入信號保存在憶阻器中。當輸入為高電平時(正電壓，其值大於Vth2)，兩個憶阻器的狀態分別變為低阻態和高阻態，反向器輸入端為高電平；當輸入低電平時(負電壓，其值大於vth4)，兩個憶阻器的狀態分別變為高阻態和低阻態，反向器輸入端為一個接近於零電平的負電壓。反相器完全可以將這兩個狀態區分出來，此時即為數據輸出端能夠跟蹤數據輸入端的「跟蹤」模式。而當CLK為低電平時，輸入端與輸出端之間斷開聯繫，並保持最後高電平時刻的輸出值，也即表現為「保持」模式。此時Ml、M3導通，通過將憶阻器單元輸入端的電壓控制為一個介於Vth3和Vthl之間的較小電壓Vx，可以不改變憶阻器單元的狀態。由於憶阻器單元有兩種可能的狀態，即高阻態/低阻態和低阻態/高阻態，由於電阻分壓，則在其中間點會對應出現兩種電壓，分別為和此時通過一個反相器(其轉換電壓是
兩者寬長比的函數
權利要求
1.一種基於憶阻器的非揮發D觸發器，其特徵在於，該D觸發器採用主從鎖存器結構， 其中各個鎖存器的電路中包括由兩個憶阻器反相串聯而成的憶阻器模塊，並通過該憶阻器模塊來實現非揮發的鎖存功能，進而通過該非揮發鎖存器實現非揮發D觸發器。
2.如權利要求1所述的非揮發D觸發器，其特徵在於，各個鎖存器除了所述憶阻器模塊之外，還包括第一 PMOS管、第二 PMOS管、第三PMOS管、電阻，以及由第四PMOS管和NMOS 管共同構成的反相器，其中所述第一 PMOS管的柵極作為時鐘信號輸入端，其漏極接負電源，其源極與所述電阻的第一端相連；所述第二 PMOS管的柵極和所述電阻的第二端共同作為鎖存器的信號輸入端，其漏極與所述電阻的第一端相連，其源極與所述第三PMOS管的漏極相連；所述第三PMOS管的柵極作為時鐘信號輸入端，其漏極與所述第二 PMOS管的源極相連， 其源極接正電源；所述憶阻器模塊的第一端與所述電阻的第一端相連，其第二端接地；所述反相器的輸入端為構成所述憶阻器模塊的兩個反相串聯憶阻器的中間點，其輸出端作為鎖存器的信號輸出端。
3.如權利要求1或2所述的非揮發D觸發器，其特徵在於，所述反相器譬如可替換為比較器。
4.如權利要求1-3任意一項所述的非揮發D觸發器，其特徵在於，所述憶阻器為基於氧化鉭(TaOx)材料的憶阻器。
全文摘要
本發明公開了一種基於憶阻器的非揮發D觸發器，該D觸發器採用主從鎖存器結構，其中各個鎖存器的電路中包括由兩個憶阻器反相串聯而成的憶阻器模塊，並通過該憶阻器模塊來執行非揮發鎖存和觸發功能。本發明還公開了鎖存器的具體電路結構。通過本發明，能夠充分利用憶阻器所具備的阻態差異和非揮發特性來實現非揮發的鎖存和觸發功能，所構建的D觸發器不僅具備傳統觸發器的功能，且具備非揮發性的特點，適用於電源不穩定的應用領域，實現運算的持續進行。
文檔編號H03K3/01GK103051307SQ20121057449
公開日2013年4月17日 申請日期2012年12月26日 優先權日2012年12月26日
發明者孫華軍, 徐小華, 邵海濱, 繆向水, 梅健, 盛安宇, 蔡湧達, 鍾應鵬 申請人:華中科技大學