多種定時信號綜合選擇器的製作方法
2023-05-04 17:36:56
專利名稱：多種定時信號綜合選擇器的製作方法
技術領域：
本實用新型屬於電子測量技術領域，具體涉及到多種定時信號綜合選擇器。
背景技術：
我國的低頻時碼授時技術已廣泛地應用在我國的電子政務、電子商務、鐵路、國防等技術領域，國際上的低頻時碼授時技術同樣也在美國、德國、英國、日本、俄羅斯等國家得到廣泛應用。由於大城市存在各種電子幹擾，工業幹擾，噪聲幹擾，有些地區幹擾非常嚴重，直接影響正常接收無線電時間信號。在能夠接收BPC低頻時碼信號的情況下，直接從帶有噪聲幹擾的信號中恢復調製信號也很困難。如果不加特殊處理信號的方法和手段，低頻時碼授時技術在大城市中的應用將受到限制。BPC長波定時接收機已成功的解決這類問題並申請了中國實用新型專利(專利申請號為200520078713.6)；GPS(全球定位系統)定時定位技術已非常成熟，並具有全天候、全方位、高精度、高效益等顯著優點，目前已遍及國民經濟各種部門，並已深入到人們的日常生活。目前還沒有將BPC長波定時技術、GPS定時定位技術以及國家授時中心的鐘房提供標準秒信號相結合的應用實例。
發明內容
本實用新型所要解決的技術問題在於為各種類型定時接收機提供一種設計合理、抗震動和抗幹擾能力強、能耗低、操作靈活簡便的多種定時信號綜合選擇器。
解決上述技術問題所採用的技術方案是它包括數字分頻器；對整機進行控制的單片計算機系統，該電路的輸入端接數字分頻器；邏輯接口控制電路，該電路的輸入端接單片計算機系統；邏輯接口驅動電路，該電路的輸入端接邏輯接口控制電路和單片計算機系統、輸出端接數字分頻器。
本實用新型的邏輯接口控制電路為集成電路U8A的1腳接集成電路U5E的11腳和單片計算機系統、3腳接集成電路U8C的10腳，集成電路U5E的10腳接集成電路U8B的5腳，集成電路U8B的6腳接集成電路U8C的9腳，集成電路U8C的8腳接集成電路U8D的13腳，集成電路U8D的12腳接單片計算機系統、11腳接集成電路U5D的9腳，集成電路U5D的8腳接邏輯接口驅動電路，集成電路U5C的5腳接單片計算機系統和邏輯接口驅動電路、6腳接集成電路U7B的5腳，集成電路U7B的4腳接選擇開關K1的1接線端、6腳接邏輯接口驅動電路。
本實用新型的邏輯接口驅動電路為集成電路U7A的1腳接邏輯接口控制電路和單片計算機系統、2腳接邏輯接口控制電路、3腳接集成電路U6A的2腳，集成電路U6A的1腳接邏輯接口控制電路、3腳接集成電路U5A的1腳和集成電路U5B的3腳，集成電路U5A的2腳接數字分頻器，集成電路U5B的4腳接數字分頻器。
本實用新型將BPC長波定時技術、GPS定時技術、工作鍾房頻標信號相結合構成定時信號綜合選擇器，定時信號為配有高穩晶振的各種類型定時設備提供精確的時間同步，以滿足高精度時間用戶的需要。本實用新型具有設計合理、抗震動和抗幹擾能力強、能耗低、操作靈活簡便等優點，可在各種類型定時接收機上推廣使用。
圖1是本實用新型的電氣原理方框圖。
圖2是本實用新型一個實施例的電子線路原理圖。
具體實施方式
以下結合附圖和實施例對本實用新型進一步詳細說明，但本實用新型不限於這些實施例。
圖1是本實用新型的電氣原理方框圖，參見圖1。在圖1中，本實用新型是由數字分頻器、單片計算機系統、邏輯接口控制電路、邏輯接口驅動電路連接構成。數字分頻器的輸出端接單片計算機系統，單片計算機系統的輸出端接邏輯接口控制電路和邏輯接口驅動電路，邏輯接口電路的輸出端接數字分頻器。
在圖2中，本實施例的數字分頻由集成電路U2A、集成電路U2B、集成電路U3A、集成電路U3B、集成電路U4A、集成電路U4B連接構成，集成電路U2A、集成電路U2B、集成電路U3A、集成電路U3B、集成電路U4A、集成電路U4B的型號為74HC390。由高穩晶振輸出頻率1MHz信號從集成電路U2A的1腳輸入，集成電路U2A的2腳接邏輯接口驅動電路、3腳接4腳、7腳接集成電路U2B的15腳。集成電路U2B的12腳接13腳、14腳接邏輯接口驅動電路、9腳接集成電路U3A的1腳。集成電路U3A的3腳接4腳、2腳接邏輯接口驅動電路、7腳接集成電路U3B的15腳。集成電路U3B的14腳接邏輯接口驅動電路、12腳接13腳、9腳接集成電路U4A的1腳。集成電路U4A的2腳接邏輯接口驅動電路、3腳接4腳、7腳接集成電路U4B的15腳。集成電路U4B的14腳接邏輯接口驅動電路、12腳接13腳、9腳接單片計算機系統。
本實施例的單片計算機系統由集成電路U1、R1、C1～C3、晶體振蕩器JT連接構成，集成電路U1的型號為AT89C2051。集成電路U1的6腳接集成電路U4B的9腳、4腳和5腳接由C1和C2以及晶體振蕩器JT連接的振蕩電路、12腳接邏輯接口驅動電路、13腳和14腳接邏輯接口控制電路。
本實施例的邏輯接口控制電路由集成電路U5C、集成電路U5D、集成電路U5E、集成電路U7B、集成電路U8A、集成電路U8B、集成電路U8C、集成電路U8D、選擇開關K1連接構成，集成電路U5C、集成電路U5D、集成電路U5E的型號為74HC14，集成電路U7B、集成電路U8A、集成電路U8B、集成電路U8C、集成電路U8D的型號為74HC00。BPC秒信號由集成電路U8A的2腳輸入，GPS秒信號由集成電路U8B的4腳和選擇開關K1的2接線端輸入，鍾房秒信號由選擇開關K1的3接線端輸入。集成電路U8A的1腳接集成電路U1的14腳和集成電路U5E的11腳、3腳接集成電路U8C的10腳。集成電路U5E的10腳接集成電路U8B的5腳。集成電路U8B的6腳接集成電路U8C的9腳。集成電路U8C的8腳接集成電路U8D的13腳。集成電路U8D的12腳接集成電路U1的13腳、11腳接集成電路U5D的9腳。集成電路U5D的8腳接邏輯接口驅動電路。集成電路U5C的5腳接集成電路U1的12腳和邏輯接口驅動電路、6腳接集成電路U7B的5腳。集成電路U7B的4腳接選擇開關K1的1接線端、6腳接邏輯接口驅動電路。
本實施例的邏輯接口驅動電路由集成電路U5A、集成電路U5B、集成電路U6A、集成電路U7A連接構成，集成電路U5A、集成電路U5B的型號為74HC14，集成電路U6A的型號為74HC08，集成電路U7A的型號為74HC00。集成電路U7A的1腳接集成電路U5C的5腳和集成電路U1的12腳、2腳接集成電路U5D的8腳、3腳接集成電路U6A的2腳。集成電路U6A的1腳接集成電路U7B的6腳、3腳接集成電路U5A的1腳和集成電路U5B的3腳。集成電路U5A的2腳接集成電路U2A的2腳和集成電路U2B的14腳以及集成電路U3A的2腳。集成電路U5B的4腳接集成電路U3B的14腳和集成電路U4A的2腳以及集成電路U4B的14腳。
本實用新型的工作原理如下
當選擇BPC秒作為數字分頻器的同步信號時，集成電路U1通過P1.2埠置高，集成電路U8A開門，同時集成電路U1的P1.2埠使集成電路U8B關閉來禁止GPS秒信號通過，接著集成電路U1的P1.1埠置高開通集成電路U8D並且集成電路U1的P1.0埠置高允許BPC秒同步信號通過。集成電路U1的P1.0埠控制集成電路U7B禁止鍾房秒通過，集成電路U1的P1.0埠控制U7A允許BPC秒同步信號的上升沿經集成電路U6A輸出通過集成電路U5A、集成電路U5B驅動，將數字分頻器所有的CLR端清零，達到時間同步。集成電路U1的P1.0埠置低使集成電路U8D關閉來禁止同步信號通過，至次時間同步結束。
當選擇GPS秒作為數字分頻器的同步信號時，需要通過選擇開關K1來確定GPS秒信號，集成電路U1通過P1.2埠置低，首先禁止BPC秒信號通過集成電路U8A，使集成電路U8A輸出高電平，然後打開集成電路U8B門使GPS秒同步信號通過，接著集成電路U1的P1.1埠置高開通集成電路U8D並且集成電路U1的P1.0埠置高允許GPS秒同步信號通過。集成電路U1的P1.0埠控制集成電路U7B禁止鍾房秒通過，集成電路U1的P1.0埠控制集成電路U7A允許GPS秒同步信號的上升沿經集成電路U6A輸出，通過集成電路U5A、集成電路U5B驅動的上升沿將數字分頻器所有的CLR埠清零，以達到時間同步的目的。集成電路U1的P1.0埠置低使集成電路U8D關閉來禁止同步信號通過，時間同步結束。
鍾房秒信號、GPS秒信號的精度和長期穩定度相當高，利用它們在規定的時間內對數字分頻器進行一次同步，這樣可以克服高穩晶振的頻率漂移所引起的誤差。集成電路U1的P1.1埠置低，禁止同步信號通過集成電路U8D、集成電路U5D。集成電路U1的P1.0埠置低，允許GPS秒信號或鍾房秒信號通過集成電路U7B並且禁止同步信號通過集成電路U7A。在規定的時間內對數字分頻器進行一次同步完成後，集成電路U1的P1.0埠置高，關閉集成電路U7B。
時間同步結束後，由高穩晶振輸出頻率1MHz信號經數字分頻器(除106)產生的秒信號提供給集成電路U1的中斷端INTO，1秒鐘將產生一次中斷，集成電路U1經過計算得到標準時間碼，並由多種定時信號綜合選擇器輸出標準的時間碼。
權利要求1.一種多種定時信號綜合選擇器，其特徵在於它包括數字分頻器；對整機進行控制的單片計算機系統，該電路的輸入端接數字分頻器；邏輯接口控制電路，該電路的輸入端接單片計算機系統；邏輯接口驅動電路，該電路的輸入端接邏輯接口控制電路和單片計算機系統、輸出端接數字分頻器。
2.按照權利要求1所述的一種多種定時信號綜合選擇器，其特徵在於所說的邏輯接口控制電路為集成電路U8A的1腳接集成電路U5E的11腳和單片計算機系統、3腳接集成電路U8C的10腳，集成電路U5E的10腳接集成電路U8B的5腳，集成電路U8B的6腳接集成電路U8C的9腳，集成電路U8C的8腳接集成電路U8D的13腳，集成電路U8D的12腳接單片計算機系統、11腳接集成電路U5D的9腳，集成電路U5D的8腳接邏輯接口驅動電路，集成電路U5C的5腳接單片計算機系統和邏輯接口驅動電路、6腳接集成電路U7B的5腳，集成電路U7B的4腳接選擇開關K1的1接線端、6腳接邏輯接口驅動電路。
3.按照權利要求1所述的一種多種定時信號綜合選擇器，其特徵在於所說的邏輯接口驅動電路為集成電路U7A的1腳接邏輯接口控制電路和單片計算機系統、2腳接邏輯接口控制電路、3腳接集成電路U6A的2腳，集成電路U6A的1腳接邏輯接口控制電路、3腳接集成電路U5A的1腳和集成電路U5B的3腳，集成電路U5A的2腳接數字分頻器，集成電路U5B的4腳接數字分頻器。
專利摘要一種多種定時信號綜合選擇器，它包括數字分頻器；對整機進行控制的單片計算機系統，該電路的輸入端接數字分頻器；邏輯接口控制電路，該電路的輸入端接單片計算機系統；邏輯接口驅動電路，該電路的輸入端接邏輯接口控制電路和單片計算機系統、輸出端接數字分頻器。本實用新型將BPC長波定時技術、GPS定時技術、工作鍾房頻標信號相結合構成定時信號綜合選擇器，定時信號為配有高穩晶振的各種類型定時設備提供精確的時間同步，以滿足高精度時間用戶的需要。本實用新型具有設計合理、抗震動和抗幹擾能力強、能耗低、操作靈活簡便等優點，可在各種類型定時接收機上推廣使用。
文檔編號H03L7/00GK2912118SQ20062007901
公開日2007年6月13日 申請日期2006年5月19日 優先權日2006年5月19日
發明者許林生 申請人:中國科學院國家授時中心