靜電放電防護裝置與其製造方法
2023-04-23 16:17:31 4
專利名稱：靜電放電防護裝置與其製造方法
技術領域：
本發明涉及一種半導體裝置與其製造方法，特別是涉及一種具有靜電放電防護功能的裝置與其製造方法。
背景技術：
許多集成電路包括靜電放電(ESD)防護以防止靜電所造成的損壞。靜電放電防護變得越來越重要，其重要性已經等同於集成電路技術在積集度的密度與複雜度的進展。然而，傳統靜電放電防護裝置不能在具有多種型式的集成電路裝置的晶片中進行良好的運作，例如當高電壓裝置與低電壓裝置整合在一相同的半導體晶片或晶圓，靜電放電防護電路需要不同的設計以保護這兩種型式的裝置。然而，使用額外的靜電放電植入或不使用矽化物結構所製造的靜電放電防護電路，其在製造時會導致低良率與高成本而且在操作時會有漏電的考量。
因此，非常需要一種改良的靜電放電防護裝置，來解決習知裝置在製造時會導致低良率與高成本而且在操作時會有漏電的問題，以達到提高製造良率、降低製造成本以及避免漏電的目的。
由此可見，上述現有的靜電放電防護裝置在結構與使用上，顯然仍存在有不便與缺陷，而亟待加以進一步改進。為了解決靜電放電防護裝置存在的問題，相關廠商莫不費盡心思來謀求解決之道，但長久以來一直未見適用的設計被發展完成，而一般產品又沒有適切的結構能夠解決上述問題，此顯然是相關業者急欲解決的問題。因此如何能創設一種新的靜電放電防護裝置與其製造方法，便成了當前業界極需改進的目標。
有鑑於上述現有的靜電放電防護裝置存在的缺陷，本發明人基於從事此類產品設計製造多年豐富的實務經驗及專業知識，並配合學理的運用，積極加以研究創新，以期創設一種新的靜電放電防護裝置與其製造方法，能夠改進一般現有的靜電放電防護裝置，使其更具有實用性。經過不斷的研究、設計，並經反覆試作樣品及改進後，終於創設出確具實用價值的本發明。
發明內容
本發明的目的在於，提供一種新型結構的靜電放電防護裝置，所要解決的技術問題是使其藉由形成在NMOS電晶體區中的NPN雙載子電晶體，以提供從輸入/輸出接墊經由摻雜井至接地電壓源的放電路徑，因此解決裝置在製造時會導致低良率與高成本的問題，從而更加適於實用。
本發明的另一目的在於，提供一種新的靜電放電防護裝置與其製造方法，所要解決的技術問題是使其藉由在齊納二極體區中形成齊納二極體，以提供從輸入/輸出接墊經過摻雜井至接地電壓源的放電路徑，使受靜電放電保護的裝置能受到保護以免除靜電放電的損壞，從而更加適於實用。
本發明的目的及解決其技術問題是採用以下技術方案來實現的。依據本發明提出的一種靜電放電(ESD)防護裝置，其至少包括一齊納二極體區(Zener Diode)，位於一基材中，其中該齊納二極體區至少包括一第一摻雜區與一第二摻雜區，形成於該基材中；一第一閘極，設置於該第一摻雜區與該第二摻雜區之間，該第一閘極具有一浮動電位；以及一第一輕摻雜汲極(LDD)特徵與一第二輕摻雜汲極特徵，形成於該基材中，其中該第一輕摻雜汲極特徵是設於該第一摻雜區與該第一閘極之間以及該第二輕摻雜汲極特徵設於該第二摻雜區與該第一閘極之間；以及一N型金氧半導體(NMOS)裝置，位於相鄰該齊納二極體區的該基材中，其中該NMOS裝置至少包括一源極與一汲極，形成於該基材中；以及一第二閘極，設置於該源極與該汲極之間。
本發明的目的及解決其技術問題還採用以下技術措施來進一步實現。
前述的靜電放電防護裝置，其中所述的齊納二極體區的該第一摻雜區與該第二摻雜區是安排連接至一輸入/輸出(I/O)接墊。
前述的靜電放電防護裝置，其中在該NMOS裝置中的該源極與該閘極是接地。
前述的靜電放電防護裝置，其中在該NMOS裝置中的該汲極是安排連接至一輸入/輸出(I/O)接墊。
前述的靜電放電防護裝置，其中在該NMOS裝置中的該汲極與在該齊納二極體區中的該第一摻雜區是形成自一單一摻雜區。
前述的靜電放電防護裝置，其中在該NMOS裝置中沒有輕摻雜汲極特徵。
前述的靜電放電防護裝置，其中所述的NMOS裝置與該齊納二極體區是形成在該基材中的一P型井中。
前述的靜電放電防護裝置，其中所述的P型井更至少包括一P型摻雜區，該P型摻雜區是接地。
本發明的目的及解決其技術問題還採用以下技術方案來實現。依據本發明提出的一種具有靜電放電防護的集成電路，其至少包括一靜電放電防護裝置，至少包括至少一金氧半導體裝置，該靜電放電防護裝置至少包括一第一摻質型式的一第一輕摻雜區與一第二輕摻雜區，形成於一基材中；一第一閘極電極，位於該第一輕摻雜區與該第二輕摻雜區之間，且藉由具有一第一厚度的一第一閘極介電材料來與該基材分離；以及一第一重摻雜區與一第二重摻雜區，設置於靠近該第一輕摻雜區與該第二輕摻雜區之處；以及一受靜電放電保護的裝置，至少包括至少一金氧半電晶體，該受靜電放電保護的裝置至少包括一第二摻質型式的一第三重摻雜區與一第四重摻雜區，形成於一基材中；以及一第二閘極電極，位於該第三重摻雜區與該第四重摻雜區之間，其中該第二閘極電極藉由具有厚度厚於該第一厚度的一第二厚度的一第二閘極介電材料來與該基材分離。
本發明的目的及解決其技術問題還採用以下技術措施來進一步實現。
前述的具有靜電放電防護的集成電路，其中該第一輕摻雜區至少包括形成在一P摻雜基板中的一N摻雜區；該第一重摻雜區至少包括靠近於該N摻雜區的一N+摻雜區；以及該N+摻雜區、該N摻雜區以及該P摻雜基板是形成一齊納二極體。
本發明與現有技術相比具有明顯的優點和有益效果。由以上技術方案可知，本發明的主要技術內容如下為了達到上述目的，本發明提供了一種靜電放電防護裝置，至少包括齊納二極體區，位於基材中；第一摻雜區與第二摻雜區，形成於基材中；第一閘極，設置於第一摻雜區與第二摻雜區之間，第一閘極具有浮動電位；第一輕摻雜汲極(LDD)特徵與第二輕摻雜汲極特徵，形成於基材中，其中第一輕摻雜汲極特徵設於第一摻雜區與第一閘極之間以及第二輕摻雜汲極特徵設於第二摻雜區與第一閘極之間；以及N型金氧半導體(NMOS)裝置，位於相鄰齊納二極體區(Zener Diode)的基材中。其中NMOS裝置至少包括形成於基材中的源極與汲極以及設置於源極與汲極之間的第二閘極。
應用上述靜電放電防護裝置，由於是藉由在NMOS電晶體區中形成NPN雙載子電晶體以及在齊納二極體區中形成齊納二極體，來提供從輸入/輸出接墊經由摻雜井至接地電壓源的放電路徑，所以本發明的裝置結構可有效實質地解決習知裝置在製造時會導致低良率與高成本而且在操作時會有漏電的問題，以達到提高製造良率、降低製造成本以及避免漏電的目的。
經由上述可知，本發明是有關於一種靜電放電防護裝置與其製造方法。在實施例中，靜電放電防護裝置至少包括形成在基材中的齊納二極體(Zener Diode)以及形成相鄰於齊納二極體的N型金氧半導體(NMOS)裝置。齊納二極體具有兩個摻雜區、位於兩個摻雜區之間的具有接地電位的閘極以及形成在基材中的兩個輕摻雜汲極(LDD)特徵。輕摻雜汲極特徵的其中之一者是位於兩個摻雜區的每一者與閘極之間。NMOS裝置至少包括形成於基板中的源極與汲極以及位於源極與汲極之間的第二閘極。
綜上所述，本發明特殊的靜電放電防護裝置與其製造方法，藉由形成在NMOS電晶體區中的NPN雙載子電晶體，以提供從輸入/輸出接墊經由摻雜井至接地電壓源的放電路徑，因此解決裝置在製造時會導致低良率與高成本的問題。另外，本發明藉由在齊納二極體區中形成齊納二極體，以提供從輸入/輸出接墊經過摻雜井至接地電壓源的放電路徑，使受靜電放電保護的裝置能受到保護以免除靜電放電的損壞。其具有上述諸多的優點及實用價值，並在同類產品及方法中未見有類似的結構設計及方法公開發表或使用而確屬創新，其不論在產品結構、方法或功能上皆有較大的改進，在技術上有較大的進步，並產生了好用及實用的效果，且較現有的靜電放電防護裝置具有增進的多項功效，從而更加適於實用，而具有產業的廣泛利用價值，誠為一新穎、進步、實用的新設計。
上述說明僅是本發明技術方案的概述，為了能夠更清楚了解本發明的技術手段，而可依照說明書的內容予以實施，並且為了讓本發明的上述和其他目的、特徵和優點能夠更明顯易懂，以下特舉較佳實施例，並配合附圖，詳細說明如下。
圖1是繪示本發明的一較佳實施例的集成電路結構的示意圖。
圖2是繪示本發明的一較佳實施例的靜電放電防護裝置的示意圖。
圖3是繪示本發明的一較佳實施例的靜電放電防護裝置的示意圖。
圖4是繪示本發明的一較佳實施例的靜電放電防護裝置的示意圖。
圖5是繪示本發明的一較佳實施例的具有靜電放電防護的集成電路裝置的示意圖。
100IC裝置 102輸入/輸出裝置104靜電放電防護裝置106受靜電放電保護的裝置200靜電放電防護裝置202NMOS電晶體區204齊納二極體區206基材208井結構 210P型摻雜區212、214、216摻雜區218隔離特徵220LDD區 222閘極堆棧222a閘極介電材料 222b閘極電極222c閘極間隙壁 224閘極堆棧224a閘極介電材料 224b閘極電極224c閘極間隙壁 226接地電壓源227暈圈區 228輸入/輸出接墊300集成電路310受靜電放電保護的裝置400集成電路402靜電放電防護裝置404受靜電放電保護的裝置406基材
408摻雜井 410摻雜井420電晶體 421、422摻雜區423閘極堆棧 424閘極介電材料425閘極電極 426間隙壁427輕摻雜汲極特徵 430電晶體431、432摻雜區433閘極堆棧434閘極介電材料 435閘極電極436間隙壁 500集成電路510基材 520靜電放電防護裝置530、540裝置 550-557內連線560絕緣層具體實施方式
為更進一步闡述本發明為達成預定發明目的所採取的技術手段及功效，以下結合附圖及較佳實施例，對依據本發明提出的靜電放電防護裝置與其製造方法其具體實施方式
、結構、方法、步驟、特徵及其功效，詳細說明如後。下面揭露所提供的許多不同實施例或實施不同特徵的各種實施例是藉以了解本發明。底下描述的較佳實施例的元件與配置是用來簡化本發明的說明，這裡僅舉出一些例子但非用以限制本發明的專利範圍。此外，在不同的例子中會重複使用標號或字母，以方便於簡化與清楚說明的目的。再者，在說明中提到第一特徵形成在第二特徵的上方或之上是包括第一特徵與第二特徵直接接觸，也包括額外特徵形成於第一特徵與第二特徵之間，所以第一特徵與第二特徵是非直接接觸。
請參照圖1所示，是繪示根據本發明的一較佳實施例的集成電路(IC)裝置100的示意圖。此IC裝置100是包括輸入/輸出裝置102與微電子裝置或其他需要保護使的不受靜電放電(ESD)影響的裝置(受靜電放電保護的裝置106)。IC裝置100也包括靜電放電防護裝置104電性耦合併聯輸入/輸出裝置102與受靜電放電保護的裝置106。
輸入/輸出裝置102是至少包括或耦合電源供應或信號產生器或其他配置用來提供電源或資料信號給受靜電放電保護的裝置106。此受靜電放電保護的裝置106是包括一或多個微電子裝置，例如N型金氧半場效電晶體(NMOSFET或NMOS)、P型金氧半場效電晶體(PMOSFET或PMOS)、互補式金氧半場效電晶體(CMOSFET或CMOS)、高電壓金氧半電晶體、電性可程式只讀記憶體(EPROM)胞、可電除且可程式只讀記憶體(EEPROM)胞、靜態隨機存取記憶體(SRAM)胞、動態隨機存取記憶體(DRAM)胞、單一電子電晶體(SET)、二極體、電容器、感應器、集成電路(IC)、其他微電子裝置或陣列以及/或上述的組合。
靜電放電防護裝置104是或包括根據本發明揭露的觀點的接受修改的裝置，以電性保護受靜電放電保護的裝置106，其是包括二極體、電晶體以及/或上述的組合。靜電放電防護裝置104是位於受靜電放電保護的裝置106的內部或靠近於受靜電放電保護的裝置106或距離遠於受靜電放電保護的裝置106。再者，靜電放電防護裝置104相對於輸入/輸出裝置102與受靜電放電保護的裝置106的配置可從本發明揭露的範圍中所描述的實施例中加以變化。
請參照圖2所示，是繪示本發明的一較佳實施例的表示圖1所繪示的靜電放電防護裝置104的靜電放電防護裝置200的剖面示意圖。靜電放電防護裝置200是包括具有NMOS電晶體區202與齊納二極體區204的基材206，NMOS電晶體區202與齊納二極體區204是配置用來形成靜電放電防護結構，以適應高電壓操作、低電壓操作或雙電源操作，其中低電壓裝置與高電壓裝置是整合在一起。
靜電放電防護裝置200更至少包括井結構，例如形成在基材206中的P型井結構208。井結構208能直接在基材206之上或其內部製造。一般來說，基材206至少包括N井區與/或P井區。N井區與/或P井區是具有反向摻雜濃度輪廓。井結構208的提供只是一個例子並非用以限制本發明在任何其他方式上的應用。
NMOS電晶體區202包括摻雜區212與214以及閘極堆棧222。摻雜區212與214是重N(N+)摻雜區並藉由閘極堆棧222橫向插入摻雜區212與214之間。摻雜區212與214至少包括摻質，例如磷(P)、砷(As)、銻(Sb)或上述的組合。例如，摻雜區212與214具有摻雜濃度範圍是實質介於1015與5×1015ion/cm2之間。在本實施例中，沒有輕摻雜汲極(LDD)結構在摻雜區212與214中。藉由適合的製程，例如離子植入，來形成摻雜區212與214。
閘極堆棧222包括形成在P摻雜井208上的閘極介電材料222a。閘極堆棧222也至少包括設置於閘極介電材料222a上的閘極電極222b。閘極電極222b至少包括多晶矽(poly-Si)、一或多個金屬，例如鋁、銅、鎢、鈦、鉭、氮化鈦、氮化鉭、矽化鎳、矽化鈷與/或其他傳導材料。閘極堆棧222也包括位於閘極介電材料222a與閘極電極222b的側壁上的閘極間隙壁222c。閘極間隙壁222c至少包括氮化矽、氧化矽、碳化矽、氮氧化矽或上述的組合。閘極間隙壁222c可具有多層結構。
NMOS電晶體區202更至少包括形成在P井208中的P型摻雜區210，P型摻雜區210具有P型摻雜濃度範圍是實質介於1015與5×1015ion/cm2之間。P型摻雜區210是藉由隔離特徵218來與摻雜區212靠近與側面分離，P型摻雜區210可在井中延伸以包圍NMOS電晶體區202與齊納二極體區204。P型摻雜區210至少包括摻質，例如硼(B)、鎵(Ga)、銦(In)或上述的組合。P型摻雜區210是藉由包括離子植入的適合製程來形成。隔離特徵218是使用種種的製造技術，例如淺溝渠隔離(STI)與區域矽氧化法(LOCOS)來形成。
閘極電極222b與摻雜區212安排連接至接地電壓源226。再者，摻雜區210也安排連接至接地電壓源226。
齊納二極體區204是包括摻雜區214的一部份。此齊納二極體區204更至少包括形成在P井208中的重N(N+)摻雜區216，此重N(N+)摻雜區216在深度與/或N摻質濃度是實質相似於摻質區214。齊納二極體區204至少包括形成在井208上的閘極堆棧224且此閘極堆棧224是橫向插入於摻雜區214與216之間。閘極堆棧224至少包括位於井208上的閘極介電材料224a以及位於閘極介電材料224a上的閘極電極224b。閘極堆棧224更至少包括形成在閘極介電材料224a與閘極電極224b的側壁的閘極間隙壁224c。閘極介電材料224a、閘極電極224b與閘極間隙壁224c在結構、材料與製程需要等方面是實質相似於閘極介電材料222a、閘極電極222b以及閘極間隙壁222c。例如，閘極電極224b至少包括多晶矽與/或其他傳導材料。
齊納二極體區204至少包括形成在井208中的輕摻雜汲極(LDD，源極與汲極的延伸區SDE)區220。LDD區220橫向地位於閘極堆棧224的兩側上且實質地位於間隙壁224c之下。LDD區220至少包括N型摻雜，例如磷、砷、氮與/或其他合適摻質。LDD區220具有較低摻質濃度範圍是實質介於1013與5×1014ion/cm2之間。在另一實施例中，LDD區220具有摻質濃度的等級是實質為1015ion/cm2。LDD區220是利用合適的製程例如離子植入來形成。在一實施例中，LDD區220在形成閘極間隙壁224c之前形成，當摻雜區214與216形成之後，摻雜區214與216能藉以閘極間隙壁224c來補償閘極堆棧224。在另一實施例中，LDD區220的形成是利用有角度的植入製程或來自有角度的植入製程以及形成閘極間隙壁224c之前的植入製程兩者的組合。齊納二極體區204更至少包括暈圈(halo)(袋狀植入)區227。暈圈區227位於形成在閘極堆棧224之下的通道的兩端點以及每一暈圈區227設置於通道端點與輕摻雜汲極區之間。暈圈區227至少包括如同於井208的摻質的相同型式的摻質，但是具有較大的摻質濃度。例如，暈圈區227至少包括P型摻質，例如硼、鎵或銦。暈圈區227是使用有角度的離子植入來形成。
施加偏壓於閘極電極224b以形成一浮動電位。摻雜區214與216安排連接至電壓源，其可以是輸入/輸出(I/O)接墊228。
閘極堆棧222與224，以及摻雜區210、212與216是包括設置於其上的矽化金屬層。另一種選擇是，摻雜區214也至少包括設置於其上的矽化金屬層。
請進一步參見參照圖3所示，圖3是繪示集成電路300的示意圖。NPN雙載子電晶體，請參照如同T1，藉以如同集極的N摻雜區212、如同基極的P井208與如同射極的N摻雜區214，形成在NMOS電晶體區202中。NPN雙載子電晶體T1的基極是經由接地的P型摻雜區210加偏壓。在靜電放電事件期間，開啟NPN雙載子電晶體以提供從輸入/輸出接墊228經由在井208中的體型半導體至接地電壓源226的放電路徑。請參照圖2中所繪示的D1，藉以N摻雜區214、鄰近此摻雜區214的LDD區220、暈圈區227以及P摻雜井208在齊納二極體區204中形成齊納二極體。LDD區220造成齊納二極體D1具有低崩潰電壓且更容易開啟，開啟齊納二極體D1以提供在靜電防護事件期間的放電路徑，其是從輸入/輸出接墊228經過井208至接地電壓源226，以及更觸發NPN雙載子電晶體T1放電以便於受靜電放電保護的裝置310，如圖3所繪示，能受到保護以免除靜電放電的損壞。鄰近於暈圈區227以及P摻雜井208的摻雜區216與LDD區220能形成另一個齊納二極體，其在結構、功能皆相似於齊納二極體D1。
圖4是繪示本發明的一較佳實施例的具有靜電放電防護結構的集成電路400。集成電路400形成在基材406上。集成電路400至少包括核心裝置(受靜電放電保護的裝置)404與靜電放電防護裝置402。靜電放電防護裝置402至少包括至少一金氧半電晶體(MOS)，例如例示的電晶體420。電晶體420至少包括形成在摻雜井408中的摻雜區421與422，其中摻雜井408具有第一型式的摻質以及摻雜區421與422具有第二型式的摻質。例如，第一型式的摻質與第二型式的摻質是個別為P型摻質與N型摻質，反之亦然。電晶體420更至少包括形成在摻雜井408中的輕摻雜汲極特徵427，輕摻雜汲極特徵427至少包括摻雜濃度小於摻雜區421與422且具有第二型式的摻質。輕摻雜汲極特徵427與摻雜區421與422是至少部分重迭，且輕摻雜汲極特徵427延伸至閘極間隙壁426的下方，其將會在後面說明。電晶體420更至少包括具有設置於摻雜井408上的具有閘極介電材料424的閘極堆棧423以及設置於閘極介電材料424上的閘極電極425。閘極堆棧423更至少包括設置於閘極堆棧423側壁上的間隙壁426。閘極介電材料424具有第一厚度，例如第一厚度的範圍是實質介於20埃與200埃之間。摻雜區421與422以及閘極電極425更至少包括矽化金屬以減少接觸電阻。
受靜電放電保護的裝置404至少包括至少一金氧半電晶體，例如例示電晶體430。電晶體430至少包括形成在具有第一(或第二)型式摻質的摻雜井410中的摻雜區431與432，因此摻雜區431與432具有第二(或第一)型式的摻質。電晶體430更至少包括具有設置於摻雜井410上的具有閘極介電材料434的閘極堆棧433以及設置於閘極介電材料434上的閘極電極435。閘極堆棧433更至少包括設置於閘極堆棧433側壁上的間隙壁436。閘極介電材料434具有第二厚度，例如第二厚度具有的範圍是實質介於40埃與400埃之間。第二厚度較厚於第一厚度。在本實施例中，靜電放電防護裝置至少包括複數個並聯連接的NMOS電晶體，受靜電放電保護的裝置404也至少包括具有第二厚度的閘極介電材料的例示金氧半電晶體。
集成電路400所揭露的結構中，受靜電放電保護的裝置404至少包括高電壓裝置與低電壓裝置，每一個裝置各具有厚閘極介電材料與薄閘極介電材料。受靜電放電保護的裝置404是藉以靜電放電防護裝置402而受到保護，靜電放電防護裝置402至少包括至少一具有薄閘極介電材料的金氧半導體以及更具有輕摻雜汲極特徵。
在另一實施例中，靜電放電防護裝置至少包括至少一具有薄閘極介電材料的金氧半電晶體以及沒有設置輕摻雜汲極特徵來保護任何形成在相同基材中的適合裝置。受保護的裝置至少包括具有厚閘極介電材料的金氧半電晶體、具有薄閘極介電材料的金氧半電晶體、具有輕摻雜汲極特徵的金氧半電晶體以及其他適合的電子裝置。
請參照圖5所示，是繪示本發明的另一較佳實施例的集成電路500的剖面示意圖。集成電路500包括基材510。集成電路500包括靜電放電防護裝置520以及被靜電放電防護裝置520所保護的複數個微電子裝置530與540。靜電放電防護裝置520是或至少包括一或多個電晶體、二極體與/或其他裝置，且實質相似於如圖1所繪示的靜電放電防護裝置104。在本實施例中，靜電放電防護裝置520至少包括圖2與圖3的靜電放電防護裝置200。靜電放電防護裝置520至少包括P摻雜井以及更至少包括NMOS區以及形成在P摻雜井中的齊納二極體區。NMOS區、齊納二極體區以及P摻雜井是實質相似於NMOS電晶體區202、齊納二極體區204以及井208。NMOS具有N摻雜源極與N摻雜汲極，其中汲極是與齊納二極體共用，此NMOS區至少包括介於源極與汲極之間的閘極堆棧，此NMOS區更至少包括形成在P井中的P摻雜區以及藉由隔離特徵，例如STI與LOCOS結構，從源極分離出的P摻雜區。NMOS閘極、源極與P摻雜區安排連接至接地源極，汲極安排連接至輸入/輸出接墊。源極、汲極與P摻雜井形成NPN雙載子電晶體以提供從輸入/輸出接墊經由P摻雜井至接地的放電路徑。齊納二極體區至少包括浮動閘極電極與介於NMOS汲極與浮動閘極之間所形成的LDD特徵，在這裡汲極、LDD區與P摻雜井是形成齊納二極體以提供從輸入/輸出接墊經由P摻雜井至接地的靜電放電的放電路徑。齊納二極體更至少包括額外LDD特徵與安排連接至輸入/輸出接墊的N摻雜區，兩者位於浮動閘極的另一側且可形成沿著P摻雜井的另一個齊納二極體，以提供額外靜電放電的放電路徑。在靜電放電事件期間，齊納二極體是觸發NPN雙載子電晶體以保護核心裝置免於靜電放電損壞。
受靜電放電保護的裝置包括高電壓裝置，例如裝置540以及低電壓裝置，例如裝置530。高電壓裝置至少包括雙擴散汲極(DDD)區、橫向雙擴散金氧半導體(LDMOS)結構或垂直雙擴散金氧半導體(VDMOS)。高電壓裝置形成是藉由BiCMOS(代表Bipolar-CMOS)製程或BCD技術(代表Bipolar-CMOS-DMOS)。高電壓裝置形成在井結構中且具有實質是小於60納米的接合深度。
集成電路裝置500也包括沿著與/或經由一或多個絕緣層560延伸的複數個內連線550～557。內連線550～557至少包括銅、鋁、鎢、鉭、鈦、鎳、鈷、金屬矽化物、金屬氮化物、多晶矽與/或其他材料，可能包括一或多個耐高溫層或襯底，藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電鍍與/或其他製程來形成。絕緣材料層560至少包括二氧化矽、氟化矽玻璃(FSG)、SILK(密西根道氏化學的產品)、BLACK DIAMOND(加州聖塔克萊拉應用材料的產品)與/或其他絕緣材料，可以化學氣相沉積、原子層沉積、物理氣相沉積、旋塗披覆與/或其他製程來形成。
內連線550～557是連接至靜電放電防護裝置520以及一或多個受到靜電放電保護的微電子裝置530與540。因此，例如經由一些內連線550～557引導所提供的電源至微電子裝置530與540，除非電源尖峰或激增導致過正或過負的電位，在此時所有或一部份的電源會導入至靜電放電防護裝置520。內連線550是將一或多個摻雜區或靜電放電防護裝置520的接觸點接地，且內連線551是安排一或多個摻雜區連接至輸入/輸出接墊，例如圖2與圖3所繪示的。內連線553～557是連接至多個微電子裝置530與540與/或其他裝置以整合成如圖5所繪示的靠近或距離遙遠的裝置。
另一選擇是在另一實施例中，靜電放電防護裝置520是至少包括圖4所繪示的靜電放電防護裝置402以及受靜電放電保護的裝置530與540至少包括圖4所繪示的受靜電放電保護的裝置404。當靜電放電防護裝置520至少包括具有薄閘極介電材料與LDD特徵的裝置時，受靜電放電保護的裝置至少包括具有較厚的閘極介電材料與沒有LDD特徵的裝置。具有薄閘極介電材料的靜電放電保護裝置可保護其他適合裝置，例如具有厚閘極介電材料的核心裝置。
一般來說，對於上面的裝置與結構，基材是基礎半導體，例如矽、鍺與鑽石。基材也至少包括化合物半導體，例如碳化矽、砷化鎵、砷化銦以及磷化銦。基材也至少包括合金半導體，例如矽鍺、碳化矽鍺、磷砷化鎵、磷化銦鎵。基材包括在半導體上的磊晶層。再者，可應變基材以增加性能。例如，磊晶層至少包括半導體材料，其是不同於這些半導體，例如在矽上的矽鍺層或藉由選擇性磊晶成長(SEG)形成在矽鍺上的矽層。再者，基材至少包括絕緣層上覆矽(SOI)。例如，基材包括藉由例如氧植入隔離法(SIMOX)所形成的埋入氧化層(BOX)。
閘極堆棧包括閘極介電材料。閘極介電材料包括氧化矽、氮氧化矽或高介電常數(k)材料，例如氧化鉿、矽化鉿、氧化鋯、氧化鋁、氮化矽、五氧化鉭或上述的組合。閘極介電材料是藉由熱氧化、原子層沉積、化學氣相沉積、物理氣相沉積或其他適合的製程來形成。
閘極堆棧也至少包括設置於閘極介電材料上的閘極電極。閘極電極至少包括多晶矽(poly-Si)、金屬，例如鋁、銅、鎢、鈦、鉭、氮化鈦、氮化鉭、矽化鎳、矽化鈷與/或其他傳導材料。閘極電極是藉由化學氣相沉積、物理氣相沉積、電鍍、原子層沉積與/或其他適合的製程來形成。閘極堆棧更至少包括設置於閘極電極上的接觸層，以減少接觸電阻與改良性質。接觸層至少包括金屬矽化物，例如矽化鎳、矽化鈷、矽化鎢、矽化鉭與矽化鈦。接觸層是藉由化學氣相沉積、物理氣相沉積或原子層沉積來形成。在本實施例中，矽化金屬是以自對準矽化金屬製程來形成。閘極堆棧包括位於閘極介電材料兩側的閘極間隙壁。閘極間隙壁至少包括氮化矽、氧化矽、碳化矽、氮氧化矽或上述的組合。閘極間隙壁具有多層結構且可藉由沉積介電材料來形成，並且接著非等向性回蝕。
隔離結構是使用種種的製造技術來形成。例如，隔離結構至少包括接合隔離、場隔離、介電隔離，例如區域矽氧化與淺溝渠隔離或其他適合的隔離結構。在本實施例中，淺溝渠隔離結構是藉由包括蝕刻溝渠、實質形成介電材料填充溝渠以及平坦化的製程以便於藉由使用化學機械研磨或回蝕製程使淺溝渠隔離是實質與摻雜區共平面。
在本發明中，具有NMOS電晶體但沒有LDD特徵的不同的靜電放電防護裝置是可利用在不同的設計、配置與結合以達到有效率與堅固的靜電放電防護，其他的優點還包括增強靜電放電性能、減少電阻電容(RC)時間延遲與減少製造成本。
因此在本實施例中，本發明提供具有齊納二極體區與NMOS裝置的靜電放電防護裝置。齊納二極體區是位於基材中且包括形成在基材中的第一摻雜區與第二摻雜區。第一閘極是設置於第一摻雜區與第二摻雜區之間，且第一閘極具有浮動電位。第一LDD特徵與第二LDD特徵是形成在基材中。第一LDD特徵設置於第一摻雜區與第一閘極之間且第二LDD特徵設置於第二摻雜區與第一閘極之間。NMOS裝置位於相鄰齊納二極體的基材中且包括形成在基材中的源極與汲極以及設置於源極與汲極之間的第二閘極。
在另一實施例中，本發明提供形成在基材中的P型井的靜電放電防護裝置。靜電放電防護裝置包括位於P型井中的齊納二極體區。齊納二極體包括形成在基材中的第一摻雜區與第二摻雜區，兩者至少包括N型摻質且安排連接至輸入/輸出接墊。LDD區形成在相鄰第一與第二摻雜區的P型井中，且第一閘極位於第一與第二摻雜區之間，第一閘極具有浮動電位。靜電放電防護裝置也包括位於相鄰齊納二極體區的P型井中的NMOS裝置。NMOS裝置包括形成在P型井中的N型摻質的源極且接地，形成在P型井中的第一摻雜區的一部份的N型摻質的源極以及位於源極與汲極之間的第二閘極，其中第二閘極是接地。
在另一實施例中，本發明提供形成在P摻雜基材中的靜電放電防護裝置。靜電放電防護裝置包括位於P摻雜基材上的第一閘極且具有浮動電位。第一N+摻雜區與第二N+摻雜區形成在P摻雜基材中，並藉由第一閘極插入於第一N+摻雜區與第二N+摻雜區之間，其中第一N+摻雜區與第二N+摻雜區是安排連接至輸入/輸出接墊。第一N摻雜區與第二N摻雜區是個別設置於相鄰第一N+摻雜區與第二N+摻雜區以形成LDD特徵。第二閘極位於相鄰第二N+摻雜區的P摻雜基材上且接地。第三N+摻雜區接地設置以便於藉由第二閘極插入第二與第三的N+摻雜區之間。P摻雜區位於P摻雜基材中且接地。
在又另一實施例中，提供靜電放電防護裝置。靜電放電防護裝置形成在P摻雜基材中的第一N+摻雜區且安排連接至輸入/輸出接墊。第一N摻雜區設置相鄰於第一N+摻雜區，其中第一N+摻雜區、第一N摻雜區以及P摻雜基材是形成齊納二極體。閘極位於P摻雜基材上，其中閘極設置於相鄰第一N+摻雜區且接地。設置接地的第二N+摻雜區如此以便於藉由閘極插入第一與第二N+摻雜區之間，其中第一N+摻雜區、第二N+摻雜區與P摻雜基材是形成NPN雙載子電晶體。P摻雜區形成在N摻雜基材中，其中P摻雜區位於相鄰第二N+摻雜區且接地。
在另一實施例中，本發明提供形成在基材上的具有靜電放電防護裝置體電路。集成電路包括位於P型井中的齊納二極體。齊納二極體具有形成在基材中的第一與第二摻雜區，其中第一與第二摻雜區至少包括N型摻質且安排連接至輸入/輸出接墊。LDD區形成在P型井中且具有浮動電位的第一閘極設置於第一與第二摻雜區之間。集成電路也包括位於相鄰齊納二極體的P型井的NMOS裝置。NMOS裝置具有形成在P型井中的N型摻質的接地源極，N型摻質的汲極是從P型井中的第一摻雜區的一部份形成，與第二閘極設置於源極與汲極之間且接地。集成電路也包括至少形成在基材中的受高電壓靜電放電保護的裝置與至少形成在基材中的受低電壓靜電放電保護的裝置。
在再另一實施例中，本發明提供在P摻雜基材上形成靜電放電防護裝置的方法。此方法包括在P摻雜基材中形成第一與第二N摻雜區；具有浮動電位的第一閘極形成在介於第一與第二N摻雜區之間的P摻雜基材上；第一與第二N+摻雜區是形成在P摻雜基材中，其中第一與第二N+摻雜區是鄰近於第一與第二N摻雜區；第二閘極形成在鄰近於第二N+摻雜區的P摻雜基材上；第三N+摻雜區的形成是藉由第二閘極分離自第二N+摻雜區，其中第三N+摻雜區是接地；形成位於P摻雜基材中的P摻雜區。
在又另一實施例中，本發明提供具有靜電放電防護的集成電路。集成電路包括形成在基材中的靜電放電防護裝置以及具有第一厚度的第一閘極介電材料。集成電路也包括形成在基材中的受靜電放電保護的裝置以及具有厚度大於第一厚度的第二厚度的第二閘極介電材料，其中受靜電放電保護的裝置不包括LDD結構。
在另一實施例中，本發明提供具有靜電放電防護的集成電路。集成電路至少包括形成在基材中的靜電放電防護裝置、具有第一厚度的第一閘極介電材料、沒有輕摻雜汲極結構以及配置用來保護形成在基材中的其他裝置，其中至少其他裝置的其中之一者具有厚度厚於第一厚度的第二厚度的第二閘極介電材料。
在另一實施例中，揭露一種具有靜電放電防護的集成電路。集成電路包括靜電放電防護裝置以及受靜電放電保護的裝置。靜電放電防護裝置包括至少一MOS裝置；至少包括形成在基材中的具有第一摻質型式的第一與第二輕摻雜區；靜電放電防護裝置更包括位於第一與第二輕摻雜區之間以及藉由具有第一厚度的第一閘極介電材料來與基材分離的第一閘極電極；設置靠近於第一與第二輕摻雜區的第一與第二重摻雜區。受靜電放電保護的裝置包括至少一MOS裝置；至少包括形成在基材中的具有第二摻雜型式的第三與第四重摻雜區；受靜電放電保護的裝置更包括位於第三與第四重摻雜區之間的第二閘極電極，其中第二閘極電極藉由具有厚度大於第一厚度的第二厚度的第二閘極介電材料來與基材分離。
在另一實施例中，本發明提供一種靜電放電防護裝置。集成電路至少包括形成在基材中的具有第一摻質型式的第一與第二輕摻雜區、位於第一與第二輕摻雜區之間以及藉由具有第一厚度的第一閘極介電材料來與基材分離的第一閘極電極與設置靠近於第一與第二輕摻雜區的第一與第二重摻雜區。其中受靜電放電保護的裝置是配置用來保護形成於基材中的其他裝置以及至少其他裝置的其中之一者具有厚度厚於第一厚度的第二厚度的第二閘極介電材料。
在又另一實施例中，揭露一種具有靜電放電防護的集成電路的形成方法。此方法包括形成具有第一厚度的第一閘極介電材料的靜電放電防護裝置於基材中，以及形成具有厚度大於第一厚度的第二厚度的第二閘極介電材料的受靜電放電保護的裝置於基材中，其中靜電放電防護裝置不具有LDD結構。
以上所述，僅是本發明的較佳實施例而已，並非對本發明作任何形式上的限制，雖然本發明已以較佳實施例揭露如上，然而並非用以限定本發明，任何熟悉本專業的技術人員，在不脫離本發明技術方案範圍內，當可利用上述揭示的方法及技術內容作出些許的更動或修飾為等同變化的等效實施例，但是凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬於本發明技術方案的範圍內。
權利要求
1.一種靜電放電防護裝置，其特徵在於其至少包括一齊納二極體區，位於一基材中，其中該齊納二極體區至少包括一第一摻雜區與一第二摻雜區，形成於該基材中；一第一閘極，設置於該第一摻雜區與該第二摻雜區之間，該第一閘極具有一浮動電位；及一第一輕摻雜汲極特徵與一第二輕摻雜汲極特徵，形成於該基材中，其中該第一輕摻雜汲極特徵是設於該第一摻雜區與該第一閘極之間以及該第二輕摻雜汲極特徵設於該第二摻雜區與該第一閘極之間；以及一N型金氧半導體裝置，位於相鄰該齊納二極體區的該基材中，其中該NMOS裝置至少包括一源極與一汲極，形成於該基材中；及一第二閘極，設置於該源極與該汲極之間。
2.根據權利要求1所述的靜電放電防護裝置，其特徵在於其中所述的齊納二極體區的該第一摻雜區與該第二摻雜區是安排連接至一輸入/輸出接墊。
3.根據權利要求1所述的靜電放電防護裝置，其特徵在於其中在該NMOS裝置中的該源極與該閘極是接地。
4.根據權利要求1所述的靜電放電防護裝置，其特徵在於其中在該NMOS裝置中的該汲極是安排連接至一輸入/輸出接墊。
5.根據權利要求1所述的靜電放電防護裝置，其特徵在於其中在該NMOS裝置中的該汲極與在該齊納二極體區中的該第一摻雜區是形成自一單一摻雜區。
6.根據權利要求1所述的靜電放電防護裝置，其特徵在於其中在該NMOS裝置中沒有輕摻雜汲極特徵。
7.根據權利要求1所述的靜電放電防護裝置，其特徵在於其中所述的NMOS裝置與該齊納二極體區是形成在該基材中的一P型井中。
8.根據權利要求7所述的靜電放電防護裝置，其特徵在於其中所述的P型井更至少包括一P型摻雜區，該P型摻雜區是接地。
9.一種具有靜電放電防護的集成電路，其特徵在於其至少包括一靜電放電防護裝置，至少包括至少一金氧半導體裝置，該靜電放電防護裝置至少包括一第一摻質型式的一第一輕摻雜區與一第二輕摻雜區，形成於一基材中；一第一閘極電極，位於該第一輕摻雜區與該第二輕摻雜區之間，且藉由具有一第一厚度的一第一閘極介電材料來與該基材分離；及一第一重摻雜區與一第二重摻雜區，設置於靠近該第一輕摻雜區與該第二輕摻雜區之處；以及一受靜電放電保護的裝置，至少包括至少一金氧半電晶體，該受靜電放電保護的裝置至少包括一第二摻質型式的一第三重摻雜區與一第四重摻雜區，形成於一基材中；及一第二閘極電極，位於該第三重摻雜區與該第四重摻雜區之間，其中該第二閘極電極藉由具有厚度厚於該第一厚度的一第二厚度的一第二閘極介電材料來與該基材分離。
10.根據權利要求9所述的具有靜電放電防護的集成電路，其特徵在於其中該第一輕摻雜區至少包括形成在一P摻雜基板中的一N摻雜區；該第一重摻雜區至少包括靠近於該N摻雜區的一N+摻雜區；以及該N+摻雜區、該N摻雜區以及該P摻雜基板是形成一齊納二極體。
全文摘要
本發明是有關於一種靜電放電防護裝置與其製造方法。在實施例中，靜電放電防護裝置至少包括形成在基材中的齊納二極體以及形成相鄰於齊納二極體的N型金氧半導體裝置。齊納二極體具有兩個摻雜區、位於兩個摻雜區之間的具有接地電位的閘極以及形成在基材中的兩個輕摻雜汲極特徵。輕摻雜汲極特徵的其中之一者是位於兩個摻雜區的每一者與閘極之間。NMOS裝置至少包括形成於基板中的源極與汲極以及位於源極與汲極之間的第二閘極。
文檔編號H01L23/60GK1770452SQ20051009381
公開日2006年5月10日 申請日期2005年8月30日 優先權日2004年8月30日
發明者吳宜勳, 遊國豐, 李建興, 翁烔城, 李淑娟, 宋明相, 黃紹璋 申請人:臺灣積體電路製造股份有限公司