一種同時覆蓋2g和3g信號的收發信機及信號處理方法

2023-05-25 14:15:46

專利名稱：一種同時覆蓋2g和3g信號的收發信機及信號處理方法
技術領域：
本發明涉及移動通信技術領域，尤其涉及一種同時覆蓋2G和3G信號的收發信機及信號處理方法。
背景技術：
目前隨著通信技術的發展，通信系統正在從2G向3G過渡，在此過渡時期多種信號制式會同時存在，要實現兩種制式的信號覆蓋只有用兩套不同制式的收發信機來實現。這樣帶來了諸多問題。首先，工程上重複施工。面對一個新開通的信號覆蓋網點，要同時對兩套收發信機進行包括光纜和天線的重複鋪設和安裝，浪費人力資源，對於一些安裝位置較為偏僻的地點，這些重複工作將浪費更多的資源。其次，對於鋪設位置的佔用。由於工程現場應用環境較為惡劣，空間有限，多一套收發信機不但會佔用更多的空間，而且整機的散熱的問題也難以處理。最後，對於收發信機成本的浪費。兩套收發信機中需要重複的器件很多，包括整機結構部件、電源部件、IC部件、PCB等。

發明內容
本發明的目的在於克服現有技術的缺點與不足，提出一種同時覆蓋2G和3G信號的收發信機，該收發信機通過把2G和3G單一制式的收發信機集成為一種新型混合制式的收發信機，簡化了覆蓋方式，並且節約了成本。本發明的另一個目的在於提供一種採用同時覆蓋2G和3G信號收發信機的信號處
理方法。為了達到上述目的，本發明採用以下技術方案一種同時覆蓋2G和3G信號的收發信機，其特徵在於所述收發信機具體包括光模塊、FPGA模塊、時鐘恢復模塊、時鐘分發模塊、DPD反饋模數轉換器A/D、2G+3G 模數轉換器A/D、監控部分、切換單元；2G DPD係數實現模塊、2G數模轉換器D/A、2G下行本振模塊、2G上行本振模塊、2G 下行射頻鏈路、2G射頻反饋鏈路、2G上行信號射頻鏈路；3G DPD係數實現模塊、3G數模轉換器D/A、3G下行本振模塊、3G上行本振模塊、3G 下行射頻鏈路、3G射頻反饋鏈路、3G上行信號射頻鏈路；所述FPGA模塊分別與光模塊、2G DPD係數實現模塊以及3G DPD係數實現模塊相互連接，所述FPGA模塊的輸出端分別與時鐘恢復模塊、2G數模轉換器D/A以及3G數模轉換器D/A相連接；所述時鐘恢復模塊的輸出端分別與2G下行本振模塊、2G上行本振模塊、3G下行本振模塊、3G上行本振模塊以及時鐘分發模塊相連接；所述時鐘分發模塊的輸出端分別與2G數模轉換器D/A、3G數模轉換器D/A、2G+3G 模數轉換器A/D、DPD反饋模數轉換器A/D以及FPGA模塊相連接；所述2G下行本振模塊的輸出端分別與2G下行射頻鏈路和2G射頻反饋鏈路相連接；所述2G上行本振模塊的輸出端與2G上行信號射頻鏈路相連接；所述3G上行本振模塊的輸出端與3G上行信號射頻鏈路相連接；所述3G下行本振模塊的輸出端分別與3G下行射頻鏈路和3G射頻反饋鏈路相連接；所述2G數模轉換器D/A的輸出端與2G下行射頻鏈路相連接後進行2G射頻信號輸出；所述3G數模轉換器D/A的輸出端與3G下行射頻鏈路相連接後進行3G射頻信號輸出；所述2G射頻反饋鏈路和3G射頻反饋鏈路的輸出端都與切換單元相連接；所述切換單元的輸出端與DPD反饋模數轉換器A/D相連接；所述DPD反饋模數轉換器A/D的輸出端與FPGA模塊相連接；所述2G上行信號射頻鏈路和3G上行信號射頻鏈路的輸出端都與2G+3G模數轉換器A/D相連接；所述2G+3G模數轉換器A/D的輸出端與FPGA模塊相連接；所述的監控部分實現所有模塊的上電配置和控制字的讀寫。所述2G+3G模數轉換器A/D是一個高速的雙通道AD晶片，採樣速率為IOOMHz以上，輸出的數據為IQ數據，兩個通道是完全分離的，且隔離度較高，能夠勝任一個晶片完成兩個通道的模數轉換任務，轉換後的數據速率為IOOMHz以上。所述FPGA模塊的結構包括相互連接的2G FPGA模塊和3G FPGA模塊，所述2G FPGA 模塊分別與光模塊、2G DPD係數實現模塊相互連接，所述3GFPGA模塊與3G DPD係數實現模塊相互連接，所述2G FPGA模塊的輸出端分別與時鐘恢復模塊和2G數模轉換器D/A相連接，所述3G FPGA模塊的輸出端與3G數模轉換器D/A相連接，所述2G FPGA模塊和3G FPGA 模塊都與時鐘分發模塊、DPD反饋模數轉換器A/D、2G+3G模數轉換器A/D的輸出端相連接。所述FPGA模塊的另一種優化結構包括2G+3G FPGA模塊和3G DPD處理晶片，所述 2G+3G FPGA模塊的輸出端與3G DPD處理晶片連接，所述2G+3G FPGA模塊分別與光模塊、 2⑶PD係數實現模塊相互連接，所述3⑶PD處理晶片與3G DPD係數實現模塊相互連接，所述 2G+3G FPGA模塊的輸出端分別與時鐘恢復模塊和2G數模轉換器D/A相連接，所述3G DPD 處理晶片的輸出端與3G數模轉換器D/A相連接，所述2G+3G FPGA模塊和3G DPD處理晶片都與時鐘分發模塊、DPD反饋模數轉換器A/D的輸出端相連接；所述2G+3G FPGA模塊還與 2G+3G模數轉換器A/D的輸出端相連接。一種採用同時覆蓋2G和3G信號的收發信機的信號處理方法，其具體步驟包括(1)系統上電後監控部分實現對時鐘恢復模塊、時鐘分發模塊、2G數模轉換器D/ A、2G+3G模數轉換器A/D、3G數模轉換器D/A、2G上行本振模塊、2G下行本振模塊、3G下行本振模塊和3G上行本振模塊進行配置，所述配置的總線為SPI總線；監控部分繼續配置FPGA 模塊、2G DPD係數實現模塊、3G DPD係數實現模塊、DPD反饋模數轉換器A/D，所述配置的總線為UHPI總線；(2)系統配置完成後，2G上行信號和3G上行信號分別通過2G上行信號射頻鏈路和3G上行信號射頻鏈路同時輸入到系統中，2G上行信號射頻鏈路實現2G射頻信號下變頻為中頻信號，3G上行信號射頻鏈路實現3G射頻信號下變頻為中頻信號，設置2G上行本振模塊和3G上行本振模塊，使得上述兩個中頻信號同頻或者佔用不同的奈奎斯特區間的中心頻點；(3)中頻信號在2G+3G模數轉換器A/D中進行模數轉換後輸出數據進入FPGA模塊，在FPGA模塊中實現下變頻至零頻信號和信號組幀；所述在FPGA模塊中實現下變頻至零頻信號和信號組幀是輸出數據分別發送到2G FPGA模塊和3G FPGA模塊實現下變頻和信號組幀；對於另一種優化結構的FPGA模塊是將輸出數據直接連接到2G+3G FPGA模塊中實現下變頻和信號組幀；所述2G FPGA模塊實現下變頻和信號組幀是2G FPGA模塊接收到2G+3G模數轉換器A/D的上行數據之後，首先將各個載波數字下變頻為零頻信號，之後對每個載波的數據實現數字域抽取到2G信號的基帶，之後把2G信號所有的載波基帶信號按照串行的方式排列，與3G信號組幀；所述3G FPGA模塊實現下變頻和信號組幀是3G FPGA模塊接收到2G+3G模數轉換器A/D的上行數據之後，首先將各個載波數字下變頻為零頻信號，之後對每個載波的數據實現數字域抽取到3G信號的基帶，之後把3G信號所有的載波基帶信號按照串行的方式排列，並且通過2G FPGA模塊和3GFPGA模塊之間的信號通道將3G基帶信號傳到2G FPGA模塊中；所述2G FPGA模塊實現2G基帶信號和3G基帶信號的組幀，2G FPGA模塊接收到 2G信號基帶數據後首先將該基帶數據加上2G幀頭，同時將3G信號基帶數據加上3G幀頭， 進而打包成一個數據包；所述打包是將加上幀頭的2G信號基帶數據和加上幀頭的3G信號基帶數據按照 CPRI協議打包，將監控的控制命令和控制參數打包進去，以便實現與基站的控制參數的交換，打包後的數據包需實現串並轉換，傳輸介質是光纖，光模塊實現串行的電信號到光信號的轉變，至此上行信號完成了信號從射頻信號到光信號的轉化過程。(4)對於發送信號通路，為了提高功放的效率，2G信號和3G信號都採用了 DPD (數字預失真)技術，首先，將切換單元打到2G射頻反饋鏈路的一側，實現2G信號的DPD係數的計算，然後將此係數保持，DPD系統按照此係數繼續進行數字域失真的校正，反饋提供的功放的模型在短時間內不會有太大的變化，進而DPD的性能也不會受到影響；其次，將反饋通路的開關打到3G信號反饋通路的一側，實現3G信號的DPD係數計算，然後將此係數保持， 開關再打到2G信號的一側，如此往復實現信號的共用，對於2G發送通路，光模塊的收到的光信號首先通過光模塊轉換為電信號，2G FPGA 模塊實現將信號解析為2G+3G的基帶信號，對於2G的下行信號來說，2G FPGA模塊直接實現對基帶信號的成型濾波、內插操作並且上變頻為中頻數位訊號，2G FPGA模塊內部實現DPD 功能後給到數模轉換晶片，數模轉換晶片實現數字中頻到模擬中頻的轉換，進而給到2G射頻下行鏈路進行上變頻到2G的射頻信號，2G的射頻反饋通路主要反饋從功放輸出的反饋信號，然後下變頻為反饋中頻信號，經過DPD反饋模數轉換器A/D實現中頻到數字中頻的轉換；對於3G發送通路，2G FPGA模塊接收到的數據經過解幀後可以將3G的基帶信號分離出來，之後通過2G FPGA模塊和3G FPGA模塊之間的數據線實現基帶數據的傳輸給3GFPGA模塊，3G FPGA模塊直接實現對基帶信號的成型濾波、內插操作並且上變頻為中頻數位訊號，3G FPGA模塊內部實現DPD功能後發送給數模轉換晶片實現數字中頻到模擬中頻的轉換，進而給到3G射頻下行鏈路進行上變頻到3G的射頻信號，3G的射頻反饋通路主要反饋從功放輸出的反饋信號，然後下變頻為反饋中頻信號，經過DPD反饋模數轉換器A/D實現中頻到數字中頻的轉換；對於更優化的FPGA模塊中，2G信號和3G信號的上變頻都是在2G+3GFPGA模塊中實現，而3G信號的DPD的實現在專用的模塊中進行，這樣避免了兩個FPGA之間的基帶數據交換，使得結構更為簡化。本發明相對於現有技術具有如下的優點及效果1.節約了硬體成本。本來需要用兩個收發信機完成的覆蓋任務可以用一臺2G+3G 收發信機完成，節約的方面在於PCB成本、機箱成本、器件成本(因為某些器件如反饋AD能夠共用，電源能夠共用)、鋪設施工成本等。2.簡化了鋪設難度。用兩臺收發信機完成鋪設造成了重複勞動，如果使用2G+3G 收發信機一臺便可以實現，簡化了信號覆蓋的施工工作量。3.促進了 3G信號的覆蓋推廣。


圖1是本發明一種同時覆蓋2G和3G信號的收發信機的結構示意圖；圖2是本發明所述收發信機DPD集成的另一種實現方式的結構示意圖；圖3是本發明的2G信號和3G信號的組幀框圖。
具體實施例方式下面結合實施例及附圖對本發明作進一步詳細的描述，但本發明的實施方式不限於此。實施例1圖1和圖2是一種同時覆蓋2G和3G信號的收發信機的結構示意圖，圖2是圖1 的更優化結構。所述收發信機具體包括光模塊、FPGA模塊、時鐘恢復模塊、時鐘分發模塊、DPD反饋模數轉換器A/D、2G+3G 模數轉換器A/D、監控部分、切換單元；2G DPD係數實現模塊、2G數模轉換器D/A、2G下行本振模塊、2G上行本振模塊、2G 下行射頻鏈路、2G射頻反饋鏈路、2G上行信號射頻鏈路；3G DPD係數實現模塊、3G數模轉換器D/A、3G下行本振模塊、3G上行本振模塊、3G 下行射頻鏈路、3G射頻反饋鏈路、3G上行信號射頻鏈路；所述FPGA模塊分別與光模塊、2G DPD係數實現模塊以及3⑶PD係數實現模塊相互連接，所述FPGA模塊的輸出端分別與時鐘恢復模塊、2G數模轉換器D/A以及3G數模轉換器 D/A相連接；所述時鐘恢復模塊的輸出端分別與2G下行本振模塊、2G上行本振模塊、3G下行本振模塊、3G上行本振模塊以及時鐘分發模塊相連接；所述時鐘分發模塊的輸出端分別與2G數模轉換器D/A、3G數模轉換器D/A、2G+3G
8模數轉換器A/D、DPD反饋模數轉換器A/D以及FPGA模塊相連接；所述2G下行本振模塊的輸出端分別與2G下行射頻鏈路和2G射頻反饋鏈路相連接；所述2G上行本振模塊的輸出端與2G上行信號射頻鏈路相連接；所述3G上行本振模塊的輸出端與3G上行信號射頻鏈路相連接；所述3G下行本振模塊的輸出端分別與3G下行射頻鏈路和3G射頻反饋鏈路相連接；所述2G數模轉換器D/A的輸出端與2G下行射頻鏈路相連接後進行2G射頻信號輸出；所述3G數模轉換器D/A的輸出端與3G下行射頻鏈路相連接後進行3G射頻信號輸出；所述2G射頻反饋鏈路和3G射頻反饋鏈路的輸出端都與切換單元相連接；所述切換單元的輸出端與DPD反饋模數轉換器A/D相連接；所述DPD反饋模數轉換器A/D的輸出端與FPGA模塊相連接；所述2G上行信號射頻鏈路和3G上行信號射頻鏈路的輸出端都與2G+3G模數轉換器A/D相連接；所述2G+3G模數轉換器A/D的輸出端與FPGA模塊相連接；所述的監控部分實現所有模塊的上電配置和控制字的讀寫。所述2G+3G模數轉換器A/D是一個高速的雙通道AD晶片，採樣速率為122. 88Mhz, 輸出的數據為IQ數據，兩個通道是完全分離的，且隔離度較高，能夠勝任一個晶片完成兩個通道的模數轉換任務，轉換後的數據速率為122. 88MHz。所述FPGA模塊的結構包括相互連接的2G FPGA模塊和3G FPGA模塊，所述2G FPGA 模塊分別與光模塊、2GDPD係數實現模塊相互連接，所述3GFPGA模塊與3GDPD係數實現模塊相互連接，所述2G FPGA模塊的輸出端分別與時鐘恢復模塊和2G數模轉換器D/A相連接， 所述3G FPGA模塊的輸出端與3G數模轉換器D/A相連接，所述2G FPGA模塊和3G FPGA模塊都與時鐘分發模塊、DPD反饋模數轉換器A/D、2G+3G模數轉換器A/D的輸出端相連接。
所述FPGA模塊的另一種優化結構包括2G+3G FPGA模塊和3G DPD處理晶片，所述 2G+3G信號FPGA模塊的輸出端與3⑶PD處理晶片連接，所述2G+3G FPGA模塊分別與光模塊、2⑶PD係數實現模塊相互連接，所述3⑶PD處理晶片與XDPD係數實現模塊相互連接，所述2G+3G FPGA模塊的輸出端分別與時鐘恢復模塊和2G數模轉換器D/A相連接，所述3GDPD 處理晶片的輸出端與3G數模轉換器D/A相連接，所述2G+3G FPGA模塊和3⑶PD處理晶片都與時鐘分發模塊、DPD反饋模數轉換器A/D的輸出端相連接；所述2G+3G FPGA模塊還與 2G+3G模數轉換器A/D的輸出端相連接。—種採用同時覆蓋2G和3G信號的收發信機的信號處理方法，其具體步驟包括(1)系統上電後監控部分實現對時鐘恢復模塊、時鐘分發模塊、2G數模轉換器D/ A、2G+3G模數轉換器A/D、3G數模轉換器D/A、2G上行本振模塊、2G下行本振模塊、3G下行本振模塊和3G上行本振模塊進行配置，所述配置總線為SPI總線；監控部分繼續配置FPGA 模塊、2⑶PD係數實現模塊、3⑶PD係數實現模塊、DPD反饋模數轉換器A/D，所述配置總線為 UHPI總線；
(2)系統配置完成後，2G上行信號和3G上行信號分別通過2G上行信號射頻鏈路和3G上行信號射頻鏈路同時輸入到系統中，2G上行信號射頻鏈路實現2G射頻信號下變頻為中頻信號，3G上行信號射頻鏈路實現3G射頻信號下變頻為中頻信號，設置2G上行本振模塊和3G上行本振模塊，使得上述兩個中頻信號同頻或者佔用不同的奈奎斯特區間的中心頻點；(3)中頻信號在2G+3G模數轉換器A/D中進行模數轉換後輸出數據進入FPGA模塊，在FPGA模塊中實現下變頻至零頻信號和信號組幀；所述在FPGA模塊中實現下變頻至零頻信號和信號組幀是輸出數據分別發送到2G FPGA模塊和3G FPGA模塊實現下變頻和信號組幀；對於另一種優化結構的FPGA模塊是將輸出數據直接連接到2G+3G FPGA模塊中實現下變頻和信號組幀；所述2G FPGA模塊實現下變頻和信號組幀是2G FPGA模塊接收到2G+3G模數轉換器A/D的上行數據之後，首先將各個載波數字下變頻為零頻信號，之後對每個載波的數據實現數字域抽取到2G信號的基帶，之後把2G信號所有的載波基帶信號按照串行的方式排列，與3G信號組幀；所述3G FPGA模塊實現下變頻和信號組幀是3G FPGA模塊接收到2G+3G模數轉換器A/D的上行數據之後，首先將各個載波數字下變頻為零頻信號，之後對每個載波的數據實現數字域抽取到3G信號的基帶，之後把3G信號所有的載波基帶信號按照串行的方式排列，並且通過2G FPGA模塊和3GFPGA模塊之間的信號通道將3G基帶信號傳到2G FPGA模塊中；所述2G FPGA模塊實現2G基帶信號和3G基帶信號的組幀，2G FPGA模塊接收到 2G信號基帶數據後首先將該數據加上2G幀頭，同時將3G信號基帶數據加上3G幀頭，進而打包成一個數據包，如圖3所示；所述打包是將加上幀頭的2G和3G信號基帶數據按照CPRI協議打包，將監控的控制命令和控制參數打包進去，以便實現與基站的控制參數的交換，打包後的數據包需實現串並轉換，傳輸介質是光纖，光模塊實現串行的電信號到光信號的轉變，至此上行信號完成了信號從射頻信號到光信號的轉化過程。 (4)對於發送信號通路，為了提高功放的效率，2G信號和3G信號都採用了 DPD (數字預失真)技術，首先，將切換單元打到2G射頻反饋通路的一側，實現2G信號的DPD係數的計算，然後將此係數保持，DPD系統按照此係數繼續進行數字域失真的校正，反饋提供的功放的模型在短時間內不會有太大的變化，進而DPD的性能也不會受到影響；其次，將反饋通路的開關打到3G信號反饋通路的一側，實現3G信號的DPD係數計算，然後將此係數保持， 開關再打到2G信號的一側，如此往復實現信號的共用， 對於2G發送通路，光口的收到的光信號首先通過光模塊轉換為電信號，2G FPGA 模塊實現將信號解析為2G+3G的基帶信號，對於2G的下行信號來說，2G FPGA模塊直接實現對基帶信號的成型濾波、內插操作並且上變頻為中頻數位訊號，2G FPGA模塊內部實現DPD 功能後給到數模轉換晶片，數模轉換晶片實現數字中頻到模擬中頻的轉換，進而給到2G射頻下行鏈路進行上變頻到2G的射頻信號，2G的射頻反饋通路主要反饋從功放的輸出的反饋信號，然後下變頻為反饋中頻信號，經過DPD反饋模數轉換器A/D實現中頻到數字中頻的轉換；
對於3G發送通路，2G FPGA模塊接收到的數據經過解幀後可以將3G的基帶信號分離出來，之後通過2G FPGA模塊和3G FPGA模塊之間的數據線實現基帶數據的傳輸給3G FPGA模塊，3G FPGA模塊直接實現對基帶信號的成型濾波、內插操作並且上變頻為中頻數位訊號，3G FPGA模塊內部實現DPD功能後發送給數模轉換晶片實現數字中頻到模擬中頻的轉換，進而給到3G射頻下行鏈路進行上變頻到3G的射頻信號，3G的射頻反饋通路主要反饋從功放輸出的反饋信號，然後下變頻為反饋中頻信號，經過DPD反饋模數轉換器A/D實現中頻到數字中頻的轉換；對於更優化的FPGA模塊中，2G信號和3G信號的上變頻都是在2G+3GFPGA模塊中實現，而3G的DPD實現在專用的模塊中進行，這樣避免了兩個FPGA之間的基帶數據交換， 使得結構更為簡化。以上所述的本發明實施方式，並不構成對本發明保護範圍的限定。任何在本發明的精神和原則之內所作的修改、等同替換和改進等，均應包含在本發明的權利要求保護範圍之內。
權利要求
1.一種同時覆蓋2G和3G信號的收發信機，其特徵在於，所述收發信機具體包括光模塊、FPGA模塊、時鐘恢復模塊、時鐘分發模塊、DPD反饋模數轉換器A/D、2G+3G模數轉換器A/D、監控部分、切換單元；2G DPD係數實現模塊、2G數模轉換器D/A、2G下行本振模塊、2G上行本振模塊、2G下行射頻鏈路、2G射頻反饋鏈路、2G上行信號射頻鏈路；3G DPD係數實現模塊、3G數模轉換器D/A、3G下行本振模塊、3G上行本振模塊、3G下行射頻鏈路、3G射頻反饋鏈路、3G上行信號射頻鏈路；所述FPGA模塊分別與光模塊、2G DPD係數實現模塊以及3G DPD係數實現模塊相互連接，所述FPGA模塊的輸出端分別與時鐘恢復模塊、2G數模轉換器D/A以及3G數模轉換器 D/A相連接；所述時鐘恢復模塊的輸出端分別與2G下行本振模塊、2G上行本振模塊、3G下行本振模塊、3G上行本振模塊以及時鐘分發模塊相連接；所述時鐘分發模塊的輸出端分別與2G數模轉換器D/A、3G數模轉換器D/A、2G+3G模數轉換器A/D、DPD反饋模數轉換器A/D以及FPGA模塊相連接；所述2G下行本振模塊的輸出端分別與2G下行射頻鏈路和2G射頻反饋鏈路相連接； 所述2G上行本振模塊的輸出端與2G上行信號射頻鏈路相連接； 所述3G上行本振模塊的輸出端與3G上行信號射頻鏈路相連接； 所述3G下行本振模塊的輸出端分別與3G下行射頻鏈路和3G射頻反饋鏈路相連接； 所述2G數模轉換器D/A的輸出端與2G下行射頻鏈路相連接後進行2G射頻信號輸出； 所述3G數模轉換器D/A的輸出端與3G下行射頻鏈路相連接後進行3G射頻信號輸出； 所述2G射頻反饋鏈路和3G射頻反饋鏈路的輸出端都與切換單元相連接； 所述切換單元的輸出端與DPD反饋模數轉換器A/D相連接； 所述DPD反饋模數轉換器A/D的輸出端與FPGA模塊相連接； 所述2G上行信號射頻鏈路和3G上行信號射頻鏈路的輸出端都與2G+3G模數轉換器A/ D相連接；所述2G+3G模數轉換器A/D的輸出端與FPGA模塊相連接； 所述的監控部分實現所有模塊的上電配置和控制字的讀寫。
2.根據權利要求1所述的一種同時覆蓋2G和3G信號的收發信機，其特徵在於，所述 2G+3G模數轉換器A/D是一個高速的雙通道AD晶片，採樣速率為IOOMHz以上，輸出的數據為IQ數據，所述雙通道是指兩個完全分離的通道。
3.根據權利要求1所述的一種同時覆蓋2G和3G信號的收發信機，其特徵在於，所述 FPGA模塊的結構包括相互連接的2G FPGA模塊和3G FPGA模塊，所述2G FPGA模塊分別與光模塊、2G DPD係數實現模塊相互連接，所述3G FPGA模塊與3G DPD係數實現模塊相互連接，所述2G FPGA模塊的輸出端分別與時鐘恢復模塊和2G數模轉換器D/A相連接，所述3G FPGA模塊的輸出端與3G數模轉換器D/A相連接，所述2G FPGA模塊和3G FPGA模塊都與時鐘分發模塊、DPD反饋模數轉換器A/D、2G+3G模數轉換器A/D的輸出端相連接。
4.根據權利要求1所述的一種同時覆蓋2G和3G信號的收發信機，其特徵在於，所述 FPGA模塊的另一種優化結構包括2G+3G FPGA模塊和3G DPD處理晶片，所述2G+3G FPGA模塊的輸出端與3G DPD處理晶片連接，所述2G+3G FPGA模塊分別與光模塊、2G DPD係數實現模塊相互連接，所述XDPD處理晶片與3G DPD係數實現模塊相互連接，所述2G+3G FPGA模塊的輸出端分別與時鐘恢復模塊和2G數模轉換器D/A相連接，所述3G DPD處理晶片的輸出端與3G數模轉換器D/A相連接，所述2G+3G FPGA模塊和3G DPD處理晶片都與時鐘分發模塊、DPD反饋模數轉換器A/D的輸出端相連接；所述2G+3G FPGA模塊還與2G+3G模數轉換器A/D的輸出端相連接。
5.一種同時覆蓋2G和3G信號的收發信機的信號處理方法，其特徵在於，所述方法的具體步驟包括(1)系統上電後監控部分實現對時鐘恢復模塊、時鐘分發模塊、2G數模轉換器D/A、 2G+3G模數轉換器A/D、3G數模轉換器D/A、2G上行本振模塊、2G下行本振模塊、3G下行本振模塊和3G上行本振模塊進行配置，所述配置的總線為SPI總線；監控部分繼續配置FPGA 模塊、2G DPD係數實現模塊、3G DPD係數實現模塊、DPD反饋模數轉換器A/D，所述配置的總線為UHPI總線；(2)系統配置完成後，2G上行信號和3G上行信號分別通過2G上行信號射頻鏈路和3G 上行信號射頻鏈路同時輸入到系統中，2G上行信號射頻鏈路實現2G射頻信號下變頻為中頻信號，3G上行信號射頻鏈路實現3G射頻信號下變頻為中頻信號，設置2G上行本振模塊和 3G上行本振模塊，使得上述兩個中頻信號同頻或者佔用不同的奈奎斯特區間的中心頻點；(3)中頻信號在2G+3G模數轉換器A/D中進行模數轉換後輸出數據進入FPGA模塊，在 FPGA模塊中實現下變頻至零頻信號和信號組幀，並把信號組幀數據在FPGA模塊中進行打包，實現串並轉換，通過光纖傳輸到光模塊實中現串行的電信號到光信號的轉變，至此上行信號完成了信號從射頻信號到光信號的轉化過程；(4)對於發送信號通路，2G信號和3G信號都採用了DPD技術，首先，將反切換單元打到 2G射頻反饋通路的一側，實現2G信號的DPD係數的計算，然後將此係數保持，DPD系統按照此係數繼續進行數字域失真的校正；其次，將反饋通路的開關打到3G信號反饋通路的一側，實現3G信號的DPD係數計算，然後將此係數保持，開關再打到2G信號的一側，如此往復實現信號的共用，對於2G發送通路，光模塊收到的光信號首先通過光模塊轉換為電信號，2G FPGA模塊實現將信號解析為2G+3G的基帶信號，對於2G的下行信號來說，2G FPGA模塊直接實現對基帶信號的成型濾波、內插操作並且上變頻為中頻數位訊號，2G FPGA模塊內部實現DPD功能後給到數模轉換晶片，數模轉換晶片實現數字中頻到模擬中頻的轉換，進而給到2G射頻下行鏈路進行上變頻到2G的射頻信號，2G的射頻反饋通路從功放輸出的反饋信號，然後下變頻為反饋中頻信號，經過DPD反饋模數轉換器A/D實現中頻到數字中頻的轉換；對於3G發送通路，2G FPGA模塊接收到的數據經過解幀後將3G的基帶信號分離出來， 之後通過2G FPGA模塊和3G FPGA模塊之間的數據線實現基帶數據的傳輸給3G FPGA模塊，3G FPGA模塊直接實現對基帶信號的成型濾波、內插操作並且上變頻為中頻數位訊號， 3G FPGA模塊內部實現DPD功能後發送給數模轉換晶片實現數字中頻到模擬中頻的轉換， 進而給到3G射頻下行鏈路進行上變頻到3G的射頻信號，3G的射頻反饋通路從功放輸出的反饋信號，然後下變頻為反饋中頻信號，經過DPD反饋模數轉換器A/D實現中頻到數字中頻的轉換。
6.根據權利要求5所述的一種同時覆蓋2G和3G信號的收發信機的信號處理方法，其特徵在於，所述在FPGA模塊中實現下變頻至零頻信號和信號組幀是將輸出數據分別發送到2G FPGA模塊和3G FPGA模塊實現下變頻和信號組幀或者是將輸出數據直接連接到 2G+3G FPGA模塊中實現下變頻和信號組幀。
7.根據權利要求6所述的一種同時覆蓋2G和3G信號的收發信機的信號處理方法，其特徵在於，所述2G FPGA模塊實現下變頻和信號組幀是2G FPGA模塊接收到2G+3G模數轉換器A/D的上行數據之後，首先將各個載波數字下變頻為零頻信號，之後對每個載波的數據實現數字域抽取到2G信號的基帶，之後把2G信號所有的載波基帶信號按照串行的方式排列，與3G信號組幀。
8.根據權利要求6所述的一種同時覆蓋2G和3G信號的收發信機的信號處理方法，其特徵在於，所述3G FPGA模塊實現下變頻和信號組幀是3G FPGA模塊接收到2G+3G模數轉換器A/D的上行數據之後，首先將各個載波數字下變頻為零頻信號，之後對每個載波的數據實現數字域抽取到3G信號的基帶，之後把3G信號所有的載波基帶信號按照串行的方式排列，並且通過2G FPGA模塊和3G FPGA模塊之間的信號通道將3G基帶信號傳到2G FPGA 模塊中。
9.根據權利要求5所述的一種同時覆蓋2G和3G信號的收發信機的信號處理方法，其特徵在於，所述信號組幀是在2G FPGA模塊實現2G基帶信號和3G基帶信號的組幀，2G FPGA 模塊接收到2G信號基帶數據後首先將該數據加上2G幀頭，同時將3G信號基帶數據加上3G 幀頭，進而打包成一個數據包。
10.根據權利要求9所述的一種同時覆蓋2G和3G信號的收發信機的信號處理方法，其特徵在於，所述打包是將加上幀頭的2G和3G信號基帶數據按照CPRI協議打包，將監控的控制命令和控制參數打包進去。
全文摘要
本發明提供一種同時覆蓋2G和3G信號的收發信機，該收發信機包括光模塊、FPGA模塊、時鐘恢復模塊、時鐘分發模塊、DPD反饋模數轉換器、2G+3G模數轉換器、監控部分、切換單元、2G DPD係數實現模塊、2G數模轉換器、2G下行本振模塊、2G上行本振模塊、2G下行射頻鏈路、2G射頻反饋鏈路、2G上行信號射頻鏈路、3G DPD係數實現模塊、3G數模轉換器、3G下行本振模塊、3G上行本振模塊、3G下行射頻鏈路、3G射頻反饋鏈路、3G上行信號射頻鏈路。本發明還提供一種同時覆蓋2G和3G信號的收發信機的信號處理方法。本發明通過把2G和3G單一制式的收發信機集成為一種新型混合制式的收發信機，簡化了覆蓋方式，並且節約了成本。
文檔編號H04B1/40GK102215045SQ20111014791
公開日2011年10月12日 申請日期2011年6月2日 優先權日2011年6月2日
發明者于吉濤, 李繁, 詹科麟, 龔賀 申請人:京信通信技術(廣州)有限公司