用於生成具有相位角配置的信號的裝置製造方法

2023-05-25 11:52:36

用於生成具有相位角配置的信號的裝置製造方法
【專利摘要】本文描述了一種用於生成具有相位角配置的信號的裝置和系統。所述裝置包括開關-電阻器的陣列，每一開關-電阻器用於接收控制信號，其中所述開關-電阻器的陣列用於生成輸出信號；以及用於配置輸出信號的相位角的電路。所述裝置可以用於不同的封裝與電感器配置。所述裝置通過調整相位角提供了用於減輕開關噪聲的靈活性，並且提供了在不生成紋波的情況下快速啟用和禁用開關-電阻器的能力。所述裝置還通過在禁用一些相時選擇性地關閉開關-電阻器而節省功耗。所述裝置的輸出信號具有用於改善使用輸出信號生成的電源的質量的平滑的三角波形。總之，所述裝置與傳統信號發生器相比，表現出用於處理變化的減小的靈敏度。
【專利說明】用於生成具有相位角配置的信號的裝置
[0001] 本申請是2012年12月21日提交的、發明創造名稱為"用於生成具有相位角配置 的信號的裝置與系統"、申請號為201220716515. 8的實用新型專利申請的分案申請。

【技術領域】
[0002] 本發明的實施例總體上涉及信號發生器領域。更具體而言，本發明的實施例涉及 一種用於生成具有相位角配置的信號的裝置與系統。

【背景技術】
[0003] 用於處理器的諸如直流（DC)到DC (DC-DC)功率變換器之類的功率變換器可以向 處理器提供供電電壓。功率變換器可以由信號發生器電路來驅動。用於功率變換器的信號 發生器具有針對每一相的固定相位角分配。不能快速地安全啟用或禁用這些相，即，啟用或 禁用這些相導致由信號發生器為功率變換器生成的信號中的紋波。
[0004] 這種紋波損害了功率變換器供應的電壓和功率變換器的穩定性。固定相位角分配 還阻礙了將信號發生器重新用於不同封裝與電感器結構。 實用新型內容
[0005] 為了解決上述技術問題，即這種紋波損害了功率變換器供應的電壓和功率變換器 的穩定性，並且固定相位角分配還阻礙了將信號發生器重新用於不同封裝與電感器結構， 本公開內容的一些實施例提供了以下用於生成具有相位角配置的信號的裝置。
[0006] 根據本公開內容的實施例的一方面，提供了一種用於生成具有相位角配置的信號 的裝置，包括延遲線，具有多個延遲元件，其中每一個延遲元件包括：第一差分延遲單元； 以及第二差分延遲單元，用於從所述第一差分延遲單元接收輸出信號，所述第二差分延遲 單元用於生成控制信號。在一個實施例中，所述第一差分延遲單元和所述第二差分延遲單 元具有相同的設計。在一個實施例中，所述第一差分延遲單元和所述第二差分延遲單元具 有耦合到相應的可變電抗器的輸出節點。在一個實施例中，每一個可變電抗器包括：第一晶 體管，包括：耦合到具有可調諧信號的節點的柵極端子；耦合到具有來自所述第一差分延 遲單元的所述輸出信號的節點的漏極端子；以及耦合到另一電晶體的源極端子。
[0007] 在一個實施例中，所述另一電晶體包括第二電晶體，所述第二電晶體包括：耦合到 具有邏輯低信號的節點的柵極端子；以及漏極端子和源極端子，所述漏極端子和所述源極 端子彼此耦合併且耦合到所述第一電晶體的所述源極端子。在一個實施例中，所述第一差 分單元包括：第一P-型電晶體，用於根據施加在所述第一P-型電晶體的柵極端子上的第一 偏壓來提供電流；以及P-差分共源共柵對，包括：用於接收輸入信號的第二p-型電晶體； 以及與所述第二P-型電晶體共源共柵的第三P-型電晶體，所述第三P-電晶體用於在所述 第三P-電晶體的柵極端子上接收所述第一偏壓。
[0008] 在一個實施例中，所述第三p-電晶體具有耦合到承載所述輸出信號的第一輸出 節點的漏極/源極端子。在一個實施例中，所述P-差分共源共柵對包括：第四P-型晶體 管，用於接收互補信號，所述互補信號與所述輸入信號互補；以及第五P-型電晶體，與所述 第四P-型電晶體共源共柵，所述第五P-電晶體用於在所述第五P-電晶體的柵極端子上接 收所述第一偏壓。在一個實施例中，所述第五P-電晶體具有耦合到第二輸出節點的漏極/ 源極端子，所述第二輸出節點承載與所述輸出信號互補的互補信號。
[0009] 在一個實施例中，所述裝置還包括：第二η-型電晶體，與所述第一 p-型電晶體的 所述漏極/源極端子耦合；以及第三η-型電晶體，與所述第二η-型電晶體串聯耦合。在一 個實施例中，所述第二η-型電晶體和所述第三η-型電晶體在其各自的柵極端子上接收輸 入信號。在一個實施例中，所述第三η-型電晶體具有耦合到所述第一差分延遲單元的第一 輸出節點的漏極/源極端子。在一個實施例中，所述裝置還包括：第四η-型電晶體，與所述 第一 Ρ-型電晶體的所述漏極/源極端子耦合；以及第五η-型電晶體，與所述第四η-型晶 體管串聯耦合。其中所述第四η-型電晶體和所述第五η-型電晶體在其各自的柵極端子上 接收互補輸入信號。
[0010] 在一個實施例中，所述第四η-型電晶體具有耦合到所述第一差分延遲單元的第 二輸出節點的源極/漏極端子。在一個實施例中，所述第一差分單元包括：第一 η-型晶體 管，用於根據施加在所述第一 η-型電晶體的柵極端子上的第二偏壓來提供電流。在一個實 施例中，所述第一差分單元包括：η-差分共源共柵對，包括：第七η-型電晶體，用於接收輸 入信號；以及第六η-型電晶體，與所述第七ρ-型電晶體共源共柵，所述第六ρ-電晶體用於 在所述第六Ρ-電晶體的柵極端子上接收所述第二偏壓。在一個實施例中，所述η-差分共 源共柵對包括：第九η-型電晶體，用於接收互補信號，所述互補信號與所述輸入信號互補； 以及第八η-型電晶體，與所述第九ρ-型電晶體共源共柵，所述第八ρ-電晶體用於在所述 第八Ρ-電晶體的柵極端子上接收所述第二偏壓。
[0011] 在一個實施例中，所述裝置還包括：第七Ρ-型電晶體，與所述第二η-型電晶體的 所述漏極/源極端子耦合；以及第六Ρ-型電晶體，與所述第七η-型電晶體串聯耦合。在一 個實施例中，所述第七Ρ-型電晶體和所述第六Ρ-型電晶體在其各自的柵極端子上接收輸 入信號。在一個實施例中，所述第六Ρ-型電晶體具有耦合到所述第一差分延遲單元的第二 輸出節點的源極/漏極端子。在一個實施例中，所述裝置還包括：第九Ρ-型電晶體，與所述 第二η-型電晶體的所述漏極/源極端子耦合；以及第八ρ-型電晶體，與所述第九ρ-型晶 體管串聯耦合。在一個實施例中，所述第九ρ-型電晶體和所述第八ρ-型電晶體在其各自 的柵極端子上接收互補輸入信號。
[0012] 根據本公開內容的實施例的另一方面，提供一種用於生成具有相位角配置的信號 的裝置，包括：開關-電阻器的陣列，所述陣列中的每一個開關-電阻器用於接收來自延遲 線的控制信號，其中所述開關-電阻器的陣列用於生成輸出信號，並且其中所述開關-電阻 器的陣列用於調節所述輸出信號的相位角。
[0013] 在一個實施例中，每一個開關-電阻器包括：第一開關，耦合到第一電源；第二開 關，耦合到第二電源並且與所述第一開關串聯耦合；以及電阻器，耦合到所述第一開關和所 述第二開關以及承載所述輸出信號的節點。在一個實施例中，所述第一開關和所述第二開 關是用於在其各自的柵極端子上接收所述控制信號的電晶體。在一個實施例中，每一個開 關-電阻器包括：第一電阻器-開關，耦合到第一電源；以及第二電阻器-開關，耦合到第 二電源並且與所述第一電阻器-開關串聯耦合，其中所述第一電阻器-開關和所述第二電 阻器-開關耦合到承載所述輸出信號的節點。
[0014] 在一個實施例中，所述裝置還包括：電阻器，耦合到所述第一電阻器-開關和所述 第二電阻器-開關以及承載所述輸出信號的節點。在一個實施例中，所述第一電阻器-開 關和所述第二電阻器-開關中的每一個均包括：用於在其柵極端子上接收所述控制信號的 電晶體。在一個實施例中，所述第一電阻器-開關和所述第二電阻器-開關中的每一個均 包括：與所述電晶體串聯耦合的電阻器。在一個實施例中，每一個所述電阻器是如下之一： 包括彼此並聯耦合的Π -型電晶體和P-型電晶體的傳輸門；僅Π -型電晶體；以及僅P-型晶 體管。在一個實施例中，所述電阻器包括傳輸門和耦合到所述傳輸門的電晶體。
[0015] 根據上述技術方案，本公開內容的一些實施例具有以下有益效果。例如，本文所述 的信號發生器可以用於不同處理器封裝和電感器結構。本文所述的信號發生器通過調整相 位角提供了用以減輕輸出信號上的開關噪聲的靈活性，並提供了在輸出信號上不生成紋波 的情況下快速啟用和禁用開關-電阻器的能力。本文所述的信號發生器還通過在禁用相時 選擇性地關閉開關-電阻器而節省功耗。

【專利附圖】

【附圖說明】
[0016] 依據以下給出的詳細說明和本發明多個實施例的附圖將更充分地理解本發明的 實施例，但不應將本發明限於特定實施例，而僅是用於解釋與理解。
[0017] 圖1是根據本發明一個實施例的信號發生器的框圖級架構。
[0018] 圖2是根據本發明一個實施例的信號發生器中的延遲元件的框圖級架構。
[0019] 圖3是根據本發明一個實施例的延遲元件的示意圖。
[0020] 圖4Α是根據本發明一個實施例的延遲元件的延遲單元中的可變電抗器的示意 圖。
[0021] 圖4Β是根據本發明另一實施例的延遲元件的延遲單元中的可變電抗器的示意 圖。
[0022] 圖5Α是根據本發明一個實施例的信號發生器中的開關-電阻器的陣列的高級架 構。
[0023] 圖5B-C是根據本發明一個實施例的開關-電阻器的高級架構。
[0024] 圖6是根據本發明一個實施例的開關-電阻器芯的示意圖。
[0025] 圖7是根據本發明一個實施例的具有開關-電阻器芯的開關-電阻器單元的示意 圖。
[0026] 圖8是根據本發明一個實施例的具有相位角控制邏輯塊的開關-電阻器單元的高 級架構。
[0027] 圖9是根據本發明一個實施例的相位角控制邏輯塊的示意圖。
[0028] 圖10是根據本發明一個實施例的相位角同步時序圖。
[0029] 圖11是根據本發明一個實施例的具有信號發生器的處理器。
[0030] 圖12是根據本發明一個實施例的智能設備的系統級圖，所述智能設備包括具有 信號發生器的處理器與DC-DC變換器。

【具體實施方式】
[0031] 本發明的實施例涉及一種用於生成具有相位角配置的信號的裝置和系統。在一個 實施例中，所述裝置包括：開關-電阻器的陣列，每一個開關-電阻器用於接收控制信號，其 中，所述開關-電阻器的陣列用於生成輸出信號。在一個實施例中，所述裝置還包括用於配 置輸出信號的相位角的電路。在一個實施例中，所述裝置還包括相用於調整由開關-電阻 器的陣列生成的任何波形的相位角的相位角調整電路。在一個實施例中，所述輸出信號是 脈寬調製（PWM)信號，它是平滑的，即沒有階梯狀波形。
[0032] 在一個實施例中，所述相位角調整電路根據設置的相位角來生成同步信號。在一 個實施例中，同步信號可以在電壓調節器（VR)轉換期間的25%/75%處具有上升沿/下降 沿。在另一實施例中，同步信號可以在VR轉換期間的75% /25%處具有上升沿/下降沿。 在一個實施例中，所述裝置還包括用於生成信號的電路，所述信號用於在根據設置的相位 角的時間啟用或禁用開關VR相。
[0033] 在一個實施例中，開關-電阻器的陣列包括開關-電阻器的行與列，其經由通 過電路生成的信號來可操作地啟用或禁用。這個實施例中，禁用了生成未使用的相的開 關-電阻器，以節省裝置的功耗。在一個實施例中，相同的信號可以用於使裝置的比較器斷 電。在一個實施例中，根據設置的相位角來生成用於啟用/禁用開關-電阻器陣列（或矩 陣）的行或列的信號，並且可以從同步信號中導出所述信號。
[0034] 在一個實施例中，開關-電阻器的每一行或列都可操作地通過環形振蕩器（R0)生 成的互補信號來驅動。在一個實施例中，R0包括彼此串聯連接的延遲元件，以使得R0以特 定頻率振蕩。在一個實施例中，R0的每一個延遲元件包括兩個延遲單元，一個用於生成用 來驅動R0中另一延遲元件的信號，而另一延遲單元用於生成用來驅動開關-電阻器陣列的 列的互補控制信號。在一個實施例中，互補控制信號的轉換速率分別隨增大和減小R0頻率 而加速和減速。
[0035] 本文的術語"轉換速率"指的是在信號的上升沿或下降沿的10%或20%與90%或 80%處測量的信號的上升和/或下降時間。作為實例提供了 10^^20^^80%與90%的測 量標記。其他測量標記也可以用於測量轉換速率。
[0036] 在一個實施例中，開關-電阻器的陣列中的每一個開關-電阻器單元都構成從承 載高電壓電源（VH)的節點或者承載低電壓電源（VL)的節點到承載輸出信號的節點的電阻 性連接。
[0037] 本文論述的實施例有多個技術效果。例如，本文所述的信號發生器可以用於不同 處理器封裝和電感器結構。本文所述的信號發生器通過調整相位角提供了用以減輕輸出 信號上的開關噪聲的靈活性，並提供了在輸出信號上不生成紋波的情況下快速啟用和禁用 開關-電阻器的能力。本文所述的信號發生器還通過在禁用相時選擇性地關閉開關-電阻 器而節省功耗。本文所述的信號發生器的輸出信號具有平滑的三角形波形（即，無階梯效 果），用於改進使用輸出信號生成的電源的質量。總體上，本文所述的信號發生器與傳統信 號發生器相比，展現了用以處理變化的減小的靈敏度。以上技術效果無論如何都不是限制 性的。可以由本文所述的實施例來設想其他技術效果。
[0038] 在以下說明中，論述了多個細節以提供對本發明的實施例的更為透徹的解釋。然 而，對於本領域技術人員來說，可以在無需這些特定細節的情況下實踐本發明的實施例是 顯而易見的。在其他實例中，以方框圖形式而不是詳細地顯示了公知的結構和設備，以便避 免混淆本發明的實施例。
[0039] 注意，在實施例的相應附圖中，以線來代表信號。一些線可能較粗，用以指示更多 的組成信號通道，和/或在一個或多個端具有箭頭，用以指示主要的信息流方向。這種指示 並非旨在是限制性的。相反，這些線用於結合一個或多個示例性實施例，以便更易於理解電 路或邏輯單元。按設計需要或偏好所指定的任何所示信號可以實際包括一個或多個信號， 其可以在任一方向上傳播，並可以以信號方案的任何適合的形式來實現。
[0040] 在以下的說明書和權利要求書中，可以使用術語"耦合"及其派生詞。術語"耦合" 在本文中指的是直接接觸的兩個或多個元件（物理地、電氣地、磁性地、光學地等）。術語 "耦合"在本文中還指彼此不直接接觸但仍彼此協作或相互作用的兩個或多個元件。
[0041] 除非另有說明，否則本文所用的用以描述公共對象的序數形容詞"第一"、"第二" 和"第三"等僅僅表明參考了相似對象的不同實例，並非旨在暗示如此描述的對象必須在時 間上、空間上、排序上或者以任何其它方式處於給定的順序中。
[0042] 圖1是根據本發明一個實施例的信號發生器100的框圖級架構。在一個實施例中， 信號發生器包括耦合到開關-電阻器的陣列102的R0 101，其中，R0 101被配置為提供控 制信號C1、C1#、C2、C2#、......〇隊0爾，其中^是整數，其中，"#"指示信號的互補形式，例 如，C1#是C1信號的互補（反相）形式。
[0043] 在一個實施例中，R0 101包括彼此連接的延遲元件104^，以形成閉合環，S卩，延遲 元件10+的輸出輸入到延遲元件1042，諸如此類,直到延遲元件的鏈路中的最後一個 延遲元件1〇\將其輸出105 n驅動到第一延遲元件1〇1。在一個實施例中，在延遲元件104n 與第一延遲元件1〇1之間設置反相緩衝器。R0 101以本文稱為R0頻率的頻率進行振蕩。 在一個實施例中，將具有可調延遲的延遲鎖相環（DLL)用作R0 101。
[0044] 為了不混淆本發明的實施例，在此描述控制信號C1與Cl#107。相同的說明適用於 來自R0 101的其他控制信號。
[0045] 在本文所述的實施例中，控制信號107包括互補信號一C1是C1#的補信號。這 些互補信號具有平滑的斜度（上升沿和下降沿），其部分使得開關-電阻器陣列102生成具 有平滑斜度的輸出信號VxTri，即平滑的上升沿與下降沿，且沒有（即不依賴於）階梯型上 升沿與下降沿。
[0046] 在一個實施例中，通過在延遲元件1〇1中具有至少兩個差分延遲單元，使得第一 差分延遲單元接收輸入例如105 N，並生成輸出lOSi (所述輸出lOSi還用作生成輸出信號107 的第二差分延遲單元的輸入），來生成控制信號107的平滑斜度。本文參考圖2-4來討論延 遲元件的實施例。
[0047] 回來參考圖1，如本文所述的，每一個延遲元件（10U都向開關-電阻器陣列102 中的一列開關-電阻器提供單獨的控制信號。例如，延遲元件1〇1可以向開關-電阻器陣 列102的列內的開關-電阻器的係數電路（未示出）提供控制信號107,所述係數電路又向 開關-電阻器陣列內的該列的加法器電路（未示出）提供信號。
[0048] 在一個實施例中，列的加法器電路將從係數電路接收的信號與偏移電壓Voff (或 者偏移電壓信號）相加，並且向開關-電阻器陣列102中隨後列的開關-電阻器的隨後 的加法器電路提供信號。隨後的加法器電路將從加法器電路接收的信號與從另一個係數 電路接收的信號相加，並且向下一列的下一加法器電路提供信號，並且提供輸出模擬信號 VxTri (或輸出波形）。輸出模擬信號VxTri因此基於偏移電壓Voff與來自開關-電阻器 陣列102中的每一列開關-電阻器中的加法器電路的輸出總和。
[0049] 在本文所述的實施例中，輸出模擬信號VxTri是周期性波形。在一個實施例中，輸 出模擬信號VxTri是周期正弦信號。在另一實施例中，輸出模擬信號VxTri是周期三角波 信號。在本文所述的實施例中，輸出模擬信號VxTri是具有平滑上升沿與下降沿的平滑信 號，S卩，VxTri不是階梯信號。
[0050] 在一個實施例中，開關-電阻器陣列102可操作地接收VH與VL電壓供應。在一 個實施例中，VH與VL電壓供應由高電壓電平移位器HVLS (未示出）提供。
[0051] 在一個實施例中，信號發生器100包括比較器103,其用於在正輸入端接收閾值電 壓Vth (或者閾值電壓信號），並在比較器103的負輸入端接收來自開關-電阻器陣列102 的輸出模擬信號VxTri。符號"Vth"在本文中稱為"Vfb"。在不改變本發明的實施例的本 質的情況下，在一個實施例中，Vth與VxTri信號可以分別耦合到比較器103的負輸入端與 正輸入端。在一個實施例中，比較器電路103基於對比較器電路103的輸入信號的比較，提 供PWM信號106。在一個實施例中，PWM信號106可以施加到功率變換器。功率變換器可以 使用PWM信號，例如來控制開關電晶體。
[0052] 在一個實施例中，PWM信號106的佔空比可以取決於輸出模擬信號VxTri與閾值電 壓Vth的形狀與振幅。本文的術語"佔空比"指的是周期信號的高階段與低階段的比。例 如，50%的佔空比指的是信號周期中的低階段與高階段具有相同的持續時間。25%的佔空 比指的是低階段具有信號周期的25%，而信號周期的75%是高階段。
[0053] 在一個實施例中，當係數電路的係數導致輸出模擬信號VxTri為具有峰峰振幅A 的周期三角波信號時，結果得到的PWM信號106的佔空比D可以是D = (Vth-Voffs)/A。 在一個實施例中，還可以通過增大或減小偏移電壓Voffs的電平來改變PWM信號106的佔 空比。
[0054] 在一個實施例中，開關-電阻器陣列102從相位角調整電路（見圖8-9)接收相位 改變信號（Phase_ Chg)，以用於調整由開關-電阻器陣列102生成的任何波形的相位角。在 一個實施例中，相位角調整電路根據設置的相位角生成同步信號。在一個實施例中，同步信 號可以在VR轉換期間的25%/75%處具有上升沿/下降沿。在另一實施例中，同步信號可 以在VR轉換期間的75% /25 %處具有上升沿/下降沿。在一個實施例中，信號發生器100 還包括用於生成用以在根據設置的相位角的時間啟用或禁用開關VR相的信號的電路。
[0055] 如本文所述的，開關-電阻器陣列102包括開關-電阻器的行與列。在一個實施 例中，可操作地經由通過電路生成的信號（Pwr_en)啟用或禁用開關-電阻器陣列102的行 和/或列。在這個實施例中，禁用了陣列內生成不使用的相的開關-電阻器，以節省信號發 生器100的功耗。在一個實施例中，相同的信號可以用於使比較器103斷電。在一個實施 例中，根據設置的相位角生成用於啟用/禁用開關-電阻器陣列（或矩陣）102的行和/或 列的信號，並且所述信號可以從同步信號導出。
[0056] 圖2是根據本發明一個實施例的信號發生器100的R0 101中延遲元件1〇4的框 圖級架構200。參考圖1來說明圖2。儘管圖2是針對延遲元件1〇1來說明的，但相同的 架構可適用於R0 101中的其他延遲元件。在一個實施例中，通過使延遲元件1〇1中具有 兩個延遲單元來使控制信號107具有平滑的上升沿與下降沿。在一個實施例中，第一延遲 單元201從RO 101中的另一延遲元件接收輸入信號105N。在一個實施例中，第一延遲單元 201的輸出lOSi被接收作為第二延遲單元202的輸入，其中，第二延遲單元202具有與第一 延遲單元201的電路設計相同的電路設計。第一延遲單元201的輸出lOSi由R0 101中的 另一延遲元件（例如，1〇42)來接收。
[0057] 在一個實施例中，第二延遲單元202生成由開關-電阻器陣列102的一列開關-電 阻器接收的控制信號107。控制信號107具有在R0 101的頻率增大時增大的轉換速率。在 一個實施例中，控制信號107的轉換速率在增大vtune (本文也稱為"調諧（參考圖3加 以論述）時，和/或在增大Vbn且減小Vbp時增大。在這個實施例中，Vbp是由電流鏡的一 部分的電晶體MN1/MP1提供的偏置電流間接控制的。隨著y與y#的轉換速率增大，即控制 信號107的轉換速率增大，減小了從信號d/d#到y/y#的延遲，這導致更高的頻率。
[0058] 回來參考圖2,在一個實施例中，信號lOSplOSi與107是差分信號。在這個實施 例中，第一與第二延遲單元201與202分別是本文參考圖3討論的差分延遲單元。
[0059] 圖3是根據本發明一個實施例的延遲單元300/201/202的示意圖。參考圖1-2來 說明圖3。為了不混淆本發明的實施例，針對延遲元件105 1來說明延遲單元300。相同的 架構適用於本文所述的其他延遲單元。對本文所述的實施例來說，電晶體是金屬氧化物半 導體（M0S)電晶體，其包括漏極端子、源極端子與柵極端子。然而，本領域技術人員應該意 識到，在不脫離本發明的範圍的情況下，也可以使用其他電晶體。
[0060] 本文所述的實施例是差分延遲單元300。延遲單元300的輸入是信號d與d#，而 輸出信號是y與y#。術語"信號y"與"信號y#"可互換地用於指代節點y與y#，其承載信 號y與y#。在一個實施例中，信號d與d#是由第一延遲單元201接收的互補信號，在此信 號d與d#對應於延遲元件輸入信號lOSi。在一個實施例中，信號d與d#是由第二延遲單 元202接收的互補信號，即彼此的互補信號，其中信號d與d#與延遲元件輸出信號105 2相 同。在一個實施例中，信號y與y#是由第一延遲單元201提供的互補信號。信號y與y# 對應於來自延遲單元1〇4的輸出信號，在此輸出信號y與y#是具有平滑上升沿與下降沿 的互補信號。在一個實施例中，信號y與y#是提供給生成互補控制信號107的第二延遲單 兀202的互補信號。
[0061] 在一個實施例中，到延遲單元300的其他輸入是包括Vbn與Vbp的信號，在此，信 號Vbn是用於η型M0S (NM0S)電晶體的偏壓信號，而Vbp是用於p型M0S (PM0S)電晶體的 偏壓信號。在一個實施例中，偏壓信號Vbn與Vbp由偏壓生成器（未不出）生成。在一個 實施例中，偏壓生成器包括帶隙電路。在其他實施例中，在不改變本發明的實施例的範圍的 情況下，可以使用其他形式的偏壓生成器。
[0062] 在一個實施例中，可調可變電抗器301耦合到承載信號y與y#的信號輸出節點。 在這個實施例中，可變電抗器向信號y與y#提供可變電容，在此，可變電容是電壓信號、調 諧的函數。參考圖4來說明可變電抗器301的實施例。在一個實施例中，延遲單元300不 具有任何耦合到承載信號號y與y#的輸出節點的可變電抗器。
[0063] 在本文所述的實施例中，延遲單元300包括PM0S差分對302與NM0S差分對303。
[0064] 在一個實施例中，延遲單元300包括PM0S差分對302,其包括PM0S電晶體MP2與 MP4,它們分別接收差分信號d與d#。耦合在電源與PM0S差分對302之間的PM0S電流源 MP1由Vbn偏置，其中MP1向PM0S差分對302提供電流。在一個實施例中，電源是獨立於 VH和/或VL的電源，其提供在不使用相應的開關-電阻器（生成了用於相應的開關-電阻 器的控制信號y與y#)時使延遲單元300斷電的能力。
[0065] PM0S差分對302的PM0S電晶體MP2和MP4分別與PM0S電晶體MP3與MP5共源共 柵（串聯）耦合。在一個實施例中，PM0S電晶體MP3與MP5由偏壓Vbp進行偏置。在一個 實施例中，PM0S電晶體MP3與MP5的源極端子分別耦合到承載信號y與y#的輸出節點。
[0066] 在一個實施例中，NM0S差分對303包括NM0S電晶體MN7與MN9,它們在各自的柵 極端子接收互補信號d與d#。在一個實施例中，藉助在其柵極端子由Vbn進行偏置的晶體 管MN1，經由其源極端子為NM0S差分對303提供了拖尾電流源。在一個實施例中，共源共 柵NM0S電晶體MN6與MN8與NM0S差分對303電晶體MN7與MN9分別串聯耦合。在一個實 施例中，共源共柵NM0S電晶體MN6與MN8由耦合到它們的柵極端的偏壓信號Vbn進行偏置。 在一個實施例中，NM0S共源共柵電晶體MN6與MN8的漏極端子耦合到分別承載信號y與y# 的輸出節點。
[0067] 在一個實施例中，串聯耦合在一起的一對NM0S電晶體MN2與MN3耦合PM0S電流 源MP1的漏極端子與承載信號y的輸出節點，使得麗3的源極端子耦合到承載信號y的輸 出節點，麗2的漏極端子耦合到PM0S電流源MP1的漏極端子，其中，NM0S電晶體對麗2與 MN3在其各自的柵極端子接收輸入信號d。
[0068] 在一個實施例中，串聯耦合在一起的一對NM0S電晶體MN4與MN5耦合PM0S電流 源MP1的漏極端子和承載信號y#的輸出節點，使得麗5的源極端子耦合到承載信號y#的 輸出節點，麗4的漏極端子耦合到PM0S電流源MP1的漏極端子，其中，NM0S電晶體對MN4與 MN5在其柵極端子接收輸入信號d#。
[0069] 在這個實施例中，電晶體MN2、MN3與MN4、MN5用作源極跟隨器，以增強信號y與 y#的波形的線性。串聯耦合兩個電晶體（MN2、麗3與MN4、麗5)模仿了長溝道電晶體器件。 本領域技術人員意識到長溝道電晶體用於模擬設計中的益處。
[0070] 在一個實施例中，串聯耦合在一起的一對PM0S電晶體MP6與MP7耦合NM0S拖尾 電流源MN1的漏極端子和承載信號y的輸出節點，使得MP6的漏極端子耦合到承載信號y 的輸出節點，MP7的漏極端子耦合到NM0S拖尾電流源麗1的漏極端子，其中，PM0S電晶體對 MP6與MP7在其柵極端子接收輸入信號d。
[0071] 在一個實施例中，串聯耦合在一起的一對PM0S電晶體MP8與MP9耦合NM0S拖尾 電流源MN1的漏極端子和承載信號y#的輸出節點，使得MP8的漏極端子耦合到承載信號y# 的輸出節點，MP9的漏極端子耦合到NM0S拖尾電流源麗1的漏極端子，其中，PM0S電晶體對 MP8與MP9在其各自的柵極端子接收輸入信號d。圖3的差分延遲單元300生成差分輸出 信號y與y#，其具有相同的平滑上升沿與下降沿，即非階梯狀的。
[0072] 在一個實施例中，電晶體MP6、MP7與MP8、MP9用作源極跟隨器，以增強y與y#的 波形的線性。串聯耦合兩個電晶體（MP6、MP7與MP8、MP9)模仿了長溝道電晶體器件。在一 個實施例中，可以去除電晶體MP6、MP7與MP8、MP9。
[0073] 在一個實施例中，控制信號107的轉換速率，即信號y與y#的轉換速率，在增大調 諧信號電平時和/或在增大Vbn電壓電平且減小Vbp電壓電平時增大。在這個實施例中， Vbp由是電流鏡一部分的電晶體麗1/MP1提供的偏置電流間接控制的。隨著信號y與y#的 轉換速率增大，即控制信號107的轉換速率增大，減小了從信號d/d#到y/y#的延遲，這導 致更高的頻率。
[0074] 在一個實施例中，可以獨立於用於延遲元件200的電源來選擇VH與VL的值。在 這個實施例中，VH與VL的電力電平大於-Vtn，且小於Vccags+Vtp，以確保可以關閉矩陣中 的開關，其中"Vccags"是延遲元件的電源，其中Vtp與Vtn分別是用於P型電晶體與N型 電晶體的閾值電壓。在一個實施例中，Vccags = IV，VH = 0. 8V，VL = 0. 2V。在其他實施 例中，其他電壓可以用於Vccags、VH與VL。
[0075] 圖4A是根據本發明一個實施例的延遲單元300中可變電抗器400/301的示意圖。 為了不混淆本發明的實施例，圖4A的實施例示出了耦合到承載信號y或者y#的輸出節點 的單個可變電抗器。然而，延遲單元300的每一個輸出節點（承載信號y與y#的輸出節 點）都耦合到單個的可變電抗器。
[0076] 在一個實施例中，可變電抗器400/301包括兩個PM0S電晶體MPV1與MPV2。在一 個實施例中，第一 PM0S電晶體MPV1具有耦合到承載y或y#的輸出節點的源極/漏極端子。 在一個實施例中，第二PM0S電晶體MPV2耦合到第一 PM0S電晶體MPV1，使得MPV1的源極 /漏極端子耦合到MPV2的源極與漏極端子，其中MPV2的源極和漏極端子相互短接，以形成 電容器。在一個實施例中，MPV2的柵極端子耦合到地。在另一實施例中，可以將MPV2的柵 極端子偏置到另一電壓電平。在一個實施例中，MPV2的主體/體端子連接到高電源，例如 Vcc。在一個實施例中，可變電抗器具有由耦合到MPV1的柵極端子的調諧信號所導致的可 調諧電容。在一個實施例中，改變可變電抗器的電容改變了延遲單元300的斜率。
[0077] 儘管參考PM0S電晶體說明了圖4A的可變電抗器，但可以用NM0S電晶體來代替晶 體管MPV1與MPV2，以實現相同的目的。
[0078] 圖4B是根據本發明另一實施例的延遲元件的延遲單元中的可變電抗器400/301 的示意圖。在這個實施例中，節點y與y#(承載信號y與y#)分別耦合到相應PM0S電晶體 MPV1與MPV2的柵極。在這個實施例中，調諧信號用於改變電晶體MPV1與MPV2的電容。
[0079] 圖5A是根據本發明一個實施例的信號發生器100中的開關-電阻器陣列102的 高級架構500。為了不混淆本發明的實施例，僅以簡化的開關-電阻器單元501示出了幾 列開關-電阻器。底部的控制信號指的是參考圖1所述的控制信號Cl、Cl# ;C2、C2# ;CN、 CN#等，其由R0 101生成。如圖5A所示，每一個開關-電阻器接收VH與VL信號，每一行開 關-電阻器的輸出都類似於VxTri信號並標記為針對每一行的Vx, 0 ;Vx, 1 . . Vx, (n-1)。 在一個實施例中，每一個輸出信號一 Vx，0 ;Vx，1 ;...Vx，（n-1) -輸出到還接收Vth信號的 單獨的比較器（類似於比較器103)。
[0080] 圖5B-C是根據本發明一個實施例的開關-電阻器501的高級架構510與520。
[0081] 圖5B是具有耦合在節點Vx 516(例如，Vx，0、Vx，1等）與節點517之間的單個電 阻器513的開關-電阻器拓撲的實施例。在這個實施例中，第一開關511 (電晶體）位於節 點517與接收VH的節點514之間。在這個實施例中，第二開關512 (另一電晶體）位於節 點517與接收VL的節點515之間。第一開關511與第二開關512的柵極端子分別由互補 控制信號C1與C1#來控制。
[0082] 在一個實施例中，開關矩陣102的行被設計為具有特定輸出阻抗。例如，輸出阻抗 被設計為在幾百歐姆到約lk歐姆範圍中。該輸出阻抗由開關矩陣102的所有列的電阻器 513的並聯生成。在一個實施例中，電阻器513的值被選擇為輸出阻抗乘以開關矩陣102的 列數（例如，32或64)。在一個實施例中，通過在電阻器513的任一端和/或在開關511與 512的任一端增加虛設傳輸電晶體和/或傳輸門來獲得電阻器513的值。在一個實施例中， 電阻器513的值不是準確的，即它可以在容限範圍內（例如，在20%內）。
[0083] 根據本發明一個實施例，開關矩陣行的阻抗水平可以選擇為較低，以改進速度 (高頻操作），或者可以選擇為較高，以減小開關矩陣102中的功耗。
[0084] 圖5C是具有多個電阻器523a_c的開關-電阻器拓撲的另一實施例。第一電阻器 523a耦合在節點Vx516(例如，Vx，0、Vx，l等）與節點527之間。在這個實施例中，第一開 關521 (電晶體）位於節點527與接收VH的節點514之間。第二電阻器523b耦合在節點 527與第一開關521的源極/漏極端之間。在這個實施例中，第二開關522(另一電晶體） 位於節點527與接收VL的節點515之間。第一開關521與第一電阻器523a的組合形成第 一電阻器-開關。第二開關522與第二電阻器523b的組合形成第二電阻器-開關。第一 開關521與第二開關522的柵極端子分別由互補控制信號C1與C1#來控制。
[0085] 在一個實施例中，第一與第二電阻器-開關包括至少一個：包括彼此並聯耦合的η 型和Ρ型電晶體的傳輸門；僅η型電晶體；以及僅ρ型電晶體。在一個實施例中，第一與第 二電阻器-開關包括兩個傳輸門，一個用作就像由互補控制信號C1與C1#可控制的開關， 另一個用作就像一直導通的電阻器。在一個實施例中，第一與第二電阻器-開關的傳輸門 耦合到與傳輸門串聯另外的Ρ型電晶體。在一個實施例中，第一與第二電阻器-開關的傳 輸門耦合到與傳輸門串聯的另外的η型電晶體。在一個實施例中，第一與第二電阻器-開 關的傳輸門耦合到與傳輸門串聯的另外的η型與ρ型電晶體。
[0086] 在一個實施例中，另外的電阻器-第三電阻器523c-稱合在節點527和第一與第 二電阻器-開關之間。在一個實施例中，電阻器的值的範圍從幾千歐姆到約l〇k歐姆。 [0087] 圖6是根據本發明一個實施例的開關-電阻器芯600的示意圖。圖6是不具有電 阻器523c的圖5B的變形。圖6是假定圖5B中開關的先斷後通操作的圖5B的功能等效。
[0088] 開關-電阻器芯600包括類似多路復用的電路拓撲，其具有作為輸入的VH與VL 和作為輸出信號的VxTri信號（例如，圖5A-C的Vx，0、Vx，1)，所述VH與VL可由對應於信 號107(例如，C1、C1#)的控制信號C與C#來選擇。為了易於說明實施例，以標記"第一"、 "第二"、"第三"等指示本文所述的電晶體。
[0089] 在一個實施例中，接收選擇控制信號C作為到第一PM0NS電晶體MPS1與第一NM0S 電晶體麗S1的柵極端子的輸入。MPS1的源極/漏極端子接收信號VL，同時它其他的漏極/ 源極端子耦合到第二PM0S電晶體MPS2的漏極/源極端子和承載VxTri信號的輸出節點。 第一 NM0S電晶體MNS1的源極/漏極端子接收信號VH，同時它其他的漏極/源極端子耦合 到第二NM0S電晶體麗S2的漏極/源極端子和承載VxTri信號的輸出節點。
[0090] 在一個實施例中，接收作為C的互補信號的選擇控制信號C#來用作到第二PM0NS 電晶體MPS2與第二NM0S電晶體麗S2的柵極端子的輸入。第二PM0NS電晶體MPS2的源極 /漏極端子接收信號VH，同時它其他的漏極/源極端子耦合到第一 PM0S電晶體MPS1的漏 極/源極端子和承載VxTri信號的輸出節點。第二NM0S電晶體麗S2的源極/漏極端子接 收信號VL，同時它其他的漏極/源極端子耦合到第一 NM0S電晶體MNS1的漏極/源極端子 和承載VxTri信號的輸出節點。
[0091] 儘管圖6的實施例示出了單個電晶體，但可以用具有彼此並聯耦合的PM0S與NM0S 電晶體的傳輸門來代替它們。例如，耦合到VH的NMOS電晶體可以是傳輸門，而接收VL的 PM0S電晶體可以仍然是常規單個電晶體傳輸門。可以使用傳輸門與單個電晶體傳輸門的任 何組合，相應的控制信號可以被重新布線，以實現與圖6的實施例相同的真值表。
[0092] 圖7是根據本發明一個實施例的具有開關-電阻器芯701的開關-電阻器單元700 的示意圖。在一個實施例中，開關-電阻器單元700包括開關-電阻器芯701。開關-電阻 器芯701包括NM0S電晶體麗1-MN4與PM0S電晶體MP1-MP4,它們可操作地由控制信號C與 C#選擇而傳輸作為VxTri信號的VH或VL。開關-電阻器芯701類似於圖6的開關-電阻 器600。在一個實施例中，電晶體麗7與MN9 -直導通，以控制由開關-電阻器單元701構 成的RC濾波器的電阻。
[0093] 在一個實施例中，開關-電阻器單元701可操作地在開關-電阻器單元的相不被 使用時禁用。在這個實施例中，VxTri信號是三態的。開關-電阻器單元701的啟用和禁用 由塊701與704中的電晶體來執行。開關-電阻器單元701中的這個能力實現了開關-電 阻器陣列102中的開關-電阻器單元的選擇性啟用或禁用，以便在需要時減小功耗。例如， 當由開關-電阻器單元生成的相是不使用時，可以禁用與該相相關的開關-電阻器單元。
[0094] 在一個實施例中，塊702與704包括NM0S電晶體MN8與麗10,用以阻塞經由開 關-電阻器單元701的作為VxTri信號的VH與VL的傳輸。在一個實施例中，通過藉助信 號NE禁用NM0S電晶體MN8與麗10來阻塞VH與VL的傳輸。在這個實施例中，塊702與 704還包括PM0S電晶體MP7與MP9,用以通過藉助信號PE禁用PM0S電晶體MP7與MP9來 阻塞經由開關-電阻器單元701的作為VxTri的VH與VL的傳輸。信號PE是信號NE的互 補信號。在一個實施例中，電晶體麗7、MN9、MP8與MP10 -直導通，以控制開關-電阻器單 元701的RC濾波器中的電阻值。在一個實施例中，信號NE與PE由參考圖9論述的電路來 生成。在一個實施例中，電晶體MP8位於電晶體MP2與MP4之間，使得電晶體MP2經由它們 各自的源極/漏極端子耦合到電晶體MP6。通過將電晶體MP8設置在電晶體MP2與MP4之 間，由開關-電阻器單元701實現了額外的RC濾波，導致了更為平滑的VxTri信號。在一 個實施例中，電晶體MP10位於電晶體MP2與MP4之間，使得電晶體MP4經由它們各自的源 極/漏極端子耦合到電晶體MP12。通過將電晶體MP12設置在電晶體MP2與MP4之間，由開 關-電阻器單元701實現了額外的RC濾波器，導致了更為平滑的VxTri信號。
[0095] 在一個實施例中，電晶體麗7位於電晶體麗1與麗2之間，使得電晶體麗1經由它 們各自的源極/漏極端子耦合到電晶體麗5。通過將電晶體麗7設置在電晶體麗1與麗2 之間，由開關-電阻器單元701實現了額外的RC濾波，導致了更為平滑的VxTri信號。在 一個實施例中，電晶體MN9位於電晶體麗1與麗2之間，使得電晶體麗1經由它們各自的源 極/漏極端子耦合到電晶體MN9。通過將電晶體MN9設置在電晶體麗1與麗2之間，由開 關-電阻器單元701實現了額外的RC濾波，導致了更為平滑的VxTri信號。
[0096] 在一個實施例中，開關-電阻器芯700進一步包括塊703與705,其具有可由信號 P與PB控制的電晶體。信號PB是信號P的互補信號。由信號P控制的電晶體包括NM0S晶 體管麗5與MN6,以及PM0S電晶體MP11與MP12。由信號PB控制的電晶體包括NM0S晶體 管麗11與麗12,以及PM0S電晶體MP5與MP6。在這個實施例中，信號P與PB用於通過功 能性地改變C與C#信號的極性來調整由開關-電阻器單元701生成的相的相位角。這個 實施例實現了快速改變VxTri信號的相位角。
[0097] 在一個實施例中，與功能性地相反地，可以通過實際改變用於開關-電阻器矩陣 102的每一行的C與C#信號的極性來調整由開關-電阻器單元701生成的相的相位角。在 另一實施例中，在每一個開關-電阻器單元或行/列內部改變控制信號C與C#的功能，即 反相。在這個實施例中，信號P與PB改變信號C與C#的功能。在這個實施例中，C與C#的 功能中的變化出現在開關-電阻器矩陣102中，而不是R0 101的延遲元件中。
[0098] 圖8是根據本發明一個實施例的具有相位角控制邏輯塊801的開關-電阻器單元 501的高級架構800。在一個實施例中，相位角控制邏輯塊801生成信號PE與NE以啟用或 禁用開關-電阻器芯700,其中禁用開關-電阻器芯7000包括使VxTri信號具有三態。在 一個實施例中，由另一開關-電阻器單兀501經由其輸出So提供輸入Si。信號So用於生 成啟用/禁用信號NE與PE，以控制開關-電阻器單元501的功耗。在一個實施例中，在啟 用相前使信號So有效。
[0099] 在一個實施例中，Pi信號被輸入到相位角控制邏輯塊801，並且所述Pi信號是來 自開關-電阻器陣列102的前一個開關-電阻器單兀501的Po輸出。在一個實施例中，當 Pi是邏輯〇時，那麼P〇是邏輯〇,除非NAND門901的輸出為低，即該列由相位角控制碼來 尋址。在一個實施例中，這導致行中用於該列的信號C與C#的功能被反轉。在一個實施例 中，當Pi是邏輯1時，那麼P〇是邏輯1。由於這適用於所有隨後的列（菊花鏈拓撲中），其 意味著用於這些列的信號C與C#的功能被反轉。反轉信號C與C#的功能的列的數量確定 了相移的量。
[0100] 在一個實施例中，相位角控制邏輯塊801還接收矩陣使能信號enVxTri，其用於啟 用或禁用開關-電阻器陣列102中的一行或一列開關-電阻器。在一個實施例中，信號c〈0> 用於生成依據每一時鐘相位的同步信號。在這個實施例中，由相位角控制碼尋址的列中的 信號c〈0>在三角波形VxTri的峰值處，也就是說在圖10中的時間t_H與t_L，立刻改變狀 態（從邏輯1到邏輯0或從邏輯0到邏輯1)。
[0101] 圖9是根據本發明一個實施例的相位角控制邏輯塊800的示意圖900。示意圖包 括三類邏輯門，包括NAND門901、反相器902與複合門903。複合門在功能上是4輸入NAND 門。示意圖是組合邏輯，其實現了本文表1所示的真值表。可以在不改變本發明的實施例 的本質的情況下以其他邏輯門來實現900的實施例。
[0102] 表1 :圖9的邏輯900的真值表
[0103]

【權利要求】
1. 一種用於生成具有相位角配置的信號的裝置，其特徵在於，所述裝置包括： 延遲線，具有多個延遲元件，其中每一個延遲元件包括： 第一差分延遲單元；以及 第二差分延遲單元，用於從所述第一差分延遲單元接收輸出信號，所述第二差分延遲 單元用於生成控制信號。
2. 根據權利要求1所述的裝置，其中所述第一差分延遲單元和所述第二差分延遲單元 具有相同的設計。
3. 根據權利要求1所述的裝置，其中所述第一差分延遲單元和所述第二差分延遲單元 具有耦合到相應的可變電抗器的輸出節點。
4. 根據權利要求3所述的裝置，其中每一個可變電抗器包括： 第一電晶體，包括： 柵極端子，耦合到具有可調諧信號的節點； 漏極端子，耦合到具有來自所述第一差分延遲單元的所述輸出信號的節點；以及 源極端子，耦合到另一電晶體。
5. 根據權利要求4所述的裝置，其中所述另一電晶體包括第二電晶體，所述第二晶體 管包括： 柵極端子，耦合到具有邏輯低信號的節點；以及 漏極端子和源極端子，所述漏極端子和所述源極端子彼此耦合併且耦合到所述第一晶 體管的所述源極端子。
6. 根據權利要求1所述的裝置，其中所述第一差分單元包括： 第一 P-型電晶體，用於根據施加在所述第一 P-型電晶體的柵極端子上的第一偏壓來 提供電流；以及 P-差分共源共柵對，包括： 第二P-型電晶體，用於接收輸入信號；以及 第三P-型電晶體，與所述第二P-型電晶體共源共柵，所述第三P-電晶體用於在所述 第三P-電晶體的柵極端子上接收所述第一偏壓。
7. 根據權利要求6所述的裝置，其中所述第三p-電晶體具有耦合到承載所述輸出信號 的第一輸出節點的漏極/源極端子。
8. 根據權利要求6所述的裝置，其中所述p-差分共源共柵對包括： 第四P-型電晶體，用於接收互補信號，所述互補信號與所述輸入信號互補；以及 第五P-型電晶體，與所述第四P-型電晶體共源共柵，所述第五P-電晶體用於在所述 第五P-電晶體的柵極端子上接收所述第一偏壓。
9. 根據權利要求8所述的裝置，其中所述第五p-電晶體具有耦合到第二輸出節點的漏 極/源極端子，所述第二輸出節點承載與所述輸出信號互補的互補信號。
10. 根據權利要求6所述的裝置，還包括： 第二η-型電晶體，與所述第一 p-型電晶體的所述漏極/源極端子耦合；以及 第三η-型電晶體，與所述第二η-型電晶體串聯耦合。
11. 根據權利要求10所述的裝置，其中所述第二η-型電晶體和所述第三η-型電晶體 在其各自的柵極端子上接收輸入信號。
12. 根據權利要求10所述的裝置，其中所述第三η-型電晶體具有耦合到所述第一差分 延遲單元的第一輸出節點的漏極/源極端子。
13. 根據權利要求10所述的裝置，還包括： 第四η-型電晶體，與所述第一 ρ-型電晶體的所述漏極/源極端子耦合；以及 第五η-型電晶體，與所述第四η-型電晶體串聯耦合。
14. 根據權利要求13所述的裝置，其中所述第四η-型電晶體和所述第五η-型電晶體 在其各自的柵極端子上接收互補輸入信號。
15. 根據權利要求13所述的裝置，其中所述第四η-型電晶體具有耦合到所述第一差分 延遲單元的第二輸出節點的源極/漏極端子。
16. 根據權利要求1所述的裝置，其中所述第一差分單元包括： 第一 η-型電晶體，用於根據施加在所述第一 η-型電晶體的柵極端子上的第二偏壓來 提供電流。
17. 根據權利要求13所述的裝置，其中所述第一差分單元包括： η-差分共源共柵對，包括： 第七η-型電晶體，用於接收輸入信號；以及 第六η-型電晶體，與所述第七ρ-型電晶體共源共柵，所述第六ρ-電晶體用於在所述 第六Ρ-電晶體的柵極端子上接收所述第二偏壓。
18. 根據權利要求17所述的裝置，其中所述η-差分共源共柵對包括： 第九η-型電晶體，用於接收互補信號，所述互補信號與所述輸入信號互補；以及 第八η-型電晶體，與所述第九ρ-型電晶體共源共柵，所述第八ρ-電晶體用於在所述 第八Ρ-電晶體的柵極端子上接收所述第二偏壓。
19. 根據權利要求17所述的裝置，還包括： 第七Ρ-型電晶體，與所述第二η-型電晶體的所述漏極/源極端子耦合；以及 第六Ρ-型電晶體，與所述第七η-型電晶體串聯耦合。
20. 根據權利要求19所述的裝置，其中所述第七ρ-型電晶體和所述第六ρ-型電晶體 在其各自的柵極端子上接收輸入信號。
21. 根據權利要求19所述的裝置，其中所述第六ρ-型電晶體具有耦合到所述第一差分 延遲單元的第二輸出節點的源極/漏極端子。
22. 根據權利要求17所述的裝置，還包括： 第九Ρ-型電晶體，與所述第二η-型電晶體的所述漏極/源極端子耦合；以及 第八Ρ-型電晶體，與所述第九Ρ-型電晶體串聯耦合。
23. 根據權利要求22所述的裝置，其中所述第九ρ-型電晶體和所述第八ρ-型電晶體 在其各自的柵極端子上接收互補輸入信號。
24. -種用於生成具有相位角配置的信號的裝置，其特徵在於，所述裝置包括： 開關-電阻器的陣列，所述陣列中的每一個開關-電阻器用於接收來自延遲線的控制 信號，其中所述開關-電阻器的陣列用於生成輸出信號，並且其中所述開關-電阻器的陣列 用於調節所述輸出信號的相位角。
25. 根據權利要求24所述的裝置，其中每一個開關-電阻器包括： 第一開關，稱合到第一電源； 第二開關，耦合到第二電源並且與所述第一開關串聯耦合；以及 電阻器，耦合到所述第一開關和所述第二開關以及承載所述輸出信號的節點。
26. 根據權利要求25所述的裝置，其中所述第一開關和所述第二開關是用於在其各自 的柵極端子上接收所述控制信號的電晶體。
27. 根據權利要求24所述的裝置，其中每一個開關-電阻器包括： 第一電阻器-開關，耦合到第一電源；以及 第二電阻器-開關，耦合到第二電源並且與所述第一電阻器-開關串聯耦合，其中所述 第一電阻器-開關和所述第二電阻器-開關耦合到承載所述輸出信號的節點。
28. 根據權利要求27所述的裝置，還包括： 電阻器，耦合到所述第一電阻器-開關和所述第二電阻器-開關以及承載所述輸出信 號的節點。
29. 根據權利要求28所述的裝置，其中所述第一電阻器-開關和所述第二電阻器-開 關中的每一個均包括： 用於在其柵極端子上接收所述控制信號的電晶體。
30. 根據權利要求29所述的裝置，其中所述第一電阻器-開關和所述第二電阻器-開 關中的每一個均包括： 與所述電晶體串聯耦合的電阻器。
31. 根據權利要求29所述的裝置，其中每一個所述電阻器是如下之一： 包括彼此並聯耦合的η-型電晶體和p-型電晶體的傳輸門； 僅η-型電晶體；以及 僅Ρ-型電晶體。
32. 根據權利要求29所述的裝置，其中所述電阻器包括傳輸門和耦合到所述傳輸門的 電晶體。
【文檔編號】H03K5/13GK204103878SQ201320617205
【公開日】2015年1月14日 申請日期:2012年12月21日 優先權日:2011年12月23日
【發明者】G·施羅姆, N·拉古拉曼, F·帕耶 申請人:英特爾公司