半導體存儲器及其製造和操作該半導體存儲器的方法

2023-05-25 18:18:36 3

專利名稱：半導體存儲器及其製造和操作該半導體存儲器的方法
技術領域：
本發明通常涉及半導體存儲器件，更具體地涉及快閃記憶體。
背景技術：
在高密度非易失性數據存儲器領域中，基於NAND陣列結構的浮動柵技術是一個重要因素，特別是由於生產工藝簡單、每一位的低成本，尤其當執行多級存儲器技術和用於具有超過50nm的最小特徵尺寸F的器件的工藝過程的優良的可伸縮性時。然而，對於具有低於50nm的最小特徵尺寸F的器件而言，由於增加相鄰的存儲器單元的浮動柵之間的交互作用，浮動柵電晶體的柵的可控性的降低，在讀取和編程期間的穿通現象以及低讀取電流，都預計了關於生產工藝的明顯困難。浮動柵技術的替代是為兩位/單元和3F2/位虛地結構的數字數據存儲器提供電容的NROM技術。然而，由於在運行期間在源和漏極之間存在高電場，所以該技術的低於50nm的最小特徵尺寸F的可伸縮性是可疑的。由於「第二位效應」，通過在每一pn結提供四個不同的狀態來擴展用於兩位/單元到四位/單元的數字數據存儲容量是困難的，第二位效應指得是第二位的串擾。此外，當ONO俘獲層具有大的有效氧化物厚度(EOT)時，限定了NROM電晶體的可伸縮性。
期望的是一種存儲器，用於製造上述存儲器的方法和用於操作上述存儲器的方法，其中該存儲器具有NROM單元的功能並且該存儲器的存儲單元的大小可以縮小比例到低於50nm的最小特徵尺寸F。

發明內容
本發明的一個實施例提供一種具有大量存儲器單元的半導體存儲器。該半導體存儲器具有襯底、至少一個字線、第一和第二線。第一和第二線分別具有半導體存儲器的第一和第二位線的功能。眾多存儲器單元的每一存儲單元包括布置在襯底內的第一摻雜區域和布置在襯底內的第二摻雜區域。溝道區布置在第一摻雜區域和第二摻雜區域之間的襯底內。第一摻雜區域和第二摻雜區域每個是半導體存儲器的電晶體的源極和漏極。第一摻雜區域可以是源極，第二摻雜區域可以是電晶體的漏極。作為選擇第一摻雜區域可以是電晶體的漏極，第二摻雜區域可以是電晶體的源極。電荷俘獲層堆疊布置在襯底上，電荷俘獲層堆疊覆蓋溝道區、第一摻雜區的一部分和第二摻雜區的一部分。電荷俘獲層堆疊還可以布置在襯底上方。例如，電荷俘獲層堆疊可以不與襯底接觸。導電層布置在電荷俘獲層堆疊上，其中導電層是電浮動。導電層還可以布置在電荷俘獲層堆疊上方，例如，導電層可以不與電荷俘獲層堆疊接觸。該導電層可以是浮動柵。該導電層優選是圖案化導電層。介電層布置在導電層的頂表面上和在導電層的側壁上。第一線沿著第一方向延伸並連接到第一摻雜區域。第二線沿著第二方向延伸並連接到第二摻雜區域。至少一個字線沿著第二方向延伸並布置在介電層上。字線是存儲單元的控制柵。
在另一個實施例中，形成電荷俘獲層堆疊作為橫向延伸超過存儲單元到半導體存儲器的至少兩個另外存儲器單元的連續層。導電層布置在電荷俘獲層堆疊的一部分上，其中電荷俘獲層堆疊的該部分覆蓋溝道區和第一摻雜區的一部分和第二摻雜區的一部分。介電層布置在頂表面上和在導電層的側壁上以及在電荷俘獲層堆疊的其它部分上，其中電荷俘獲層堆疊的其它部分位於彼此靠近的存儲器單元的導電層之間。
在另一個實施例中，介電層延伸到彼此靠近的存儲器單元的導電層之間的凹槽。
在另一實施例中，字線延伸到該凹槽並覆蓋凹槽中的介電層。
在另一個實施例，電荷俘獲層堆疊被提供在字線和襯底之間。電荷俘獲層堆疊與襯底和導電層接觸，並與位於彼此靠近的存儲器單元的導電層之間的介電層的部分接觸。
導電層可以包含n摻雜多晶矽、p摻雜多晶矽和金屬中的一種。金屬包括Al、Co、Cr、Fe、In、Ir、Hf、Mg、Mo、Mn、Ni、Pd、Pt、La、Os、Nb、Rh、Re、Ru、Sn、Ta、Ti、V、W、Y、和Zr的組中的至少一種金屬。
字線可以包含n摻雜多晶矽、p摻雜多晶矽和金屬中的一種。金屬包括Al、Co、Cr、Fe、In、Ir、Hf、Mg、Mo、Mn、Ni、Pd、Pt、La、Os、Nb、Rh、Re、Ru、Sn、Ta、Ti、V、W、Y、和Zr的組中的至少一種金屬。
電荷俘獲層堆疊可以包含選自由氧化矽、氮化矽、氧化鉿、氧化鋁和矽酸鉿組成的組中的材料。電荷俘獲層堆疊可以包含具有至少3.9的介電常數的材料。
在另一個實施例中，電荷俘獲層堆疊包括布置在襯底上的第一介電層、布置在第一介電層上的第二介電層和布置在第二介電層上的第三介電層。
在另一個實施例中，電荷俘獲層堆疊的第一和第三介電層的每一個包含選自氧化矽和矽酸鉿的組中的材料。電荷俘獲層堆疊的第二介電層包括選自氮化矽、氧化鉿和氧化鋁的組中的材料。
在另一個實施例中，電荷俘獲層堆疊的第一、第二和第三介電層的每個包含具有至少3.9的介電常數的材料。在另一個實施例中，電荷俘獲層堆疊的第一介電層具有在4nm和6nm之間的厚度，優選5nm的厚度。電荷俘獲層堆疊的第二介電層具有在4nm和6nm之間的厚度，優選5nm的厚度。電荷俘獲層堆疊的第三介電層具有在5nm和7nm之間的厚度，優選6nm的厚度。
在另一個實施例中，介電層包括選自氧化矽、氮化矽、氧化鉿、氧化鋁和矽酸鉿組成的組中的材料。
在另一個實施例中，介電層包括具有至少3.9的介電常數的材料。
在另一個實施例中，半導體存儲器還包括填充了溝槽隔離填充物的溝槽，該溝槽布置在襯底內並橫向限制電荷俘獲層堆疊。溝槽與存儲器單元的溝道區分離。
在另一個實施例中，介電層位於導電層的頂表面和側壁上和在溝槽隔離填充物上。介電層延伸到彼此靠近的存儲器單元的導電層之間的凹槽。字線延伸到凹槽並布置在凹槽中的介電層上。介電層提供在字線和溝槽隔離填充物之間，並且介電層與字線和溝槽隔離填充物和導電層接觸。
在另一個實施例中，介電層包括布置在導電層的頂表面上的部分和布置在導電層的側壁上的另外部分，布置在導電層的頂表面上的部分比布置在導電層的側壁上的另外部分厚。
布置在導電層的頂表面上的部分可以比布置在導電層的側壁上的另外部分厚至少十倍。
布置在導電層的頂表面上的介電層的部分可以包含熱氧化層。布置在導電層的側壁上的介電層的另外部分可以包含自然氧化物層。
在另一個實施例中，介電層包括與導電層接觸的第一介電層、布置在該介電層的第一介電層上的第二介電層、和布置在該介電層的第二介電層上的第三介電層。
介電層的第一、第二和第三介電層的每個包含選自由氧化矽、氮化矽、氧化鉿、氧化鋁和矽酸鉿組成的組中的材料。
在另一個實施例中，介電層的第一、第二和第三介電層的每個包含具有至少3.9的介電常數的材料。
在另一個實施例中，介電層的第一介電層具有在3nm和5nm之間的厚度，優選4nm的厚度。介電層的第二介電層具有在4nm和6nm之間的厚度，優選5nm的厚度。介電層的第三介電層具有在4nm和6nm之間的厚度，優選5nm的厚度。
在另一個實施例中，介電層的第一介電層包括位於導電層的頂表面上的部分和位於導電層的側壁上的另外部分，其中位於導電層的頂表面上的部分比位於導電層的側壁上的另外部分厚。
位於導電層的頂表面上的介電層的第一介電層的一部分可以是熱氧化物。位於導電層的側壁上的第一介電層的另外部分可以是自然氧化物層。位於導電層的頂表面上的第一介電層的部分可以比位於導電層的側壁上的第一介電層的另外部分厚至少十倍。
位於導電層的側壁上的第一介電層的另外部分可以具有小於2nm的厚度，優選1nm的厚度。第二介電層具有低於2nm的厚度，優選1nm的厚度。
在另一個實施例中，電荷俘獲層堆疊的第二介電層包括第一部分和第二部分，其中第三介電層的一部分布置在第二介電層的第一部分和第二部分之間。
在另一個實施例中，第一線是在襯底內的線形第一摻雜區域，其中第一摻雜區域沿著第一方向延伸並包括第一摻雜區域。第二線是在襯底內的線形第二摻雜區域，其中第二摻雜區域沿著第一方向延伸並包括第二摻雜區域。
在另一個實施例中，半導體存儲器還包括第一和第二金屬線、沿著第一方向延伸並位於離襯底的頂表面一定距離。該半導體存儲器還包括至少四個導電塞，將第一線連接到第一金屬線的第一導電塞，將第一線連接到第一金屬線的第二導電塞，其中至少三個字線布置在第一和第二導電塞之間。該半導體存儲器還包括至將第二線連接到第二金屬線的第三導電塞和將第二線連接到第二金屬線的第四導電塞，其中至少三個字線布置在第三和第四導電塞之間。
在另一個實施例中，半導體存儲器還包括連接到第二線和字線以及第三線的另外存儲單元，第三線沿著第二方向延伸。第三線可以是半導體存儲器的第三位線。
在另一個實施例中，該半導體存儲器還包括第一布線層和第二布線層，其中第一布線層位於離襯底的頂表面一定距離，其中第二布線層位於第一布線層和襯底的頂表面之間，其中第一線布置在第一布線層中，以及其中第二線布置在第二布線層中。
在另一個實施例中，半導體存儲器還包括第一導電塞，第一導電塞將第一線連接到第一摻雜區域。半導體存儲器還包括第二導電塞，第二導電塞將第二線連接到第二摻雜區域。
在另一個實施例中，該半導體存儲器還包括另外的存儲單元、第三線和第四線，其中第三線和第四線沿著第一方向延伸，另外的存儲單元連接到字線和第三線以及第四線。第三線可以是半導體存儲器的第三位線，第四線可以是半導體存儲器的第四位線。
本發明的另一個方面提供形成半導體存儲器的方法。該方法包括提供襯底，形成至少一個存儲單元，其中形成至少一種存儲單元包括在襯底內形成第一摻雜區域和在襯底內形成第二摻雜區域，其中第一和第二摻雜區域通過溝道區彼此分離。該方法還包括在襯底上形成電荷俘獲層堆疊，電荷俘獲層堆疊覆蓋第一摻雜區域的至少一部分、第二摻雜區域的至少一部分和溝道區的至少一部分。該方法還包括在電荷俘獲層堆疊上形成圖案化導電層。該方法還包括在導電層的頂表面上和在導電層的側壁上形成介電層，沿著第一方向形成第一線，其中第一線連接到第一摻雜區域，沿著第一方向形成第二線，其中第二線連接到第二摻雜區域。該方法還包括沿著第二方向形成字線，其中字線的一部分布置在介電層上。
在另一個實施例中，形成介電層包括在電荷俘獲層堆疊的一部分上形成介電層，該部分位於彼此靠近的存儲器單元的導電層之間。在另一個實施例中，形成介電層包括將介電層沉積到在彼此靠近的存儲器單元的導電層之間的凹槽。
在另一實施例中，形成字線包括形成延伸到凹槽並覆蓋凹槽中的介電層的字線。
在另一個實施例中，導電層包括n摻雜多晶矽、p摻雜多晶矽和金屬中的一種。金屬可以選自Al、Co、Cr、Fe、In、Ir、Hf、Mg、Mo、Mn、Ni、Pd、Pt、La、Os、Nb、Rh、Re、Ru、Sn、Ta、Ti、V、W、Y、和Zr的組。
在另一個實施例中，字線包括n摻雜多晶矽、p摻雜多晶矽和金屬中的一種。金屬可以選自Al、Co、Cr、Fe、In、Ir、Hf、Mg、Mo、Mn、Ni、Pd、Pt、La、Os、Nb、Rh、Re、Ru、Sn、Ta、Ti、V、W、Y、和Zr的組。
在另一個實施例中，電荷俘獲層堆疊包括選自由氧化矽、氮化矽、氧化鉿、氧化鋁和矽酸鉿組成的組中的材料。
在另一個實施例中，形成包括具有至少3.9的介電常數的材料的電荷俘獲層堆疊。
在另一個實施例中，形成電荷俘獲層堆疊包括在襯底上形成第一介電層、在第一介電層上形成第二介電層、和在第二介電層上形成第三介電層。
在另一個實施例中，電荷俘獲層堆疊的第一和第三介電層的每個包含選自由氧化矽和矽酸鉿組成的組中的材料，電荷俘獲層的第二介電層包括選自由氮化矽、氧化鉿和氧化鋁組成的組中的材料。
在另一個實施例中，電荷俘獲層堆疊的第一、第二和第三介電層的每個包含具有至少3.9的介電常數的材料。
在另一個實施例中，形成電荷俘獲層堆疊的第一介電層包括形成具有在4nm和6nm之間的厚度優選5nm厚度的第一介電層。在另一個實施例中，形成電荷俘獲層堆疊的第二介電層包括形成具有在4nm和6nm之間的厚度優選5nm厚度的第二介電層。
在另一個實施例中，形成電荷俘獲層堆疊的第三介電層包括形成具有在5nm和7nm之間的厚度優選6nm厚度的第三介電層。
在另一個實施例中，形成介電層包括形成包括選自由氧化矽、氮化矽、氧化鉿、氧化鋁和矽酸鉿組成的組的材料的介電層。
在另一個實施例中，形成介電層包括形成包括具有至少3.9的介電常數的材料的介電層。
在另一個實施例中，該方法還包括在襯底內形成溝槽和在彼此靠近的存儲器單元的溝道區之間形成電荷俘獲層堆疊以及用溝槽隔離填充物填充溝槽。
在另一個實施例中，形成介電層包括在導電層的頂表面和側壁上以及在溝槽隔離填充物上形成介電層。
在另一個實施例中，形成介電層包括將介電層沉積到在彼此靠近的存儲器單元的導電層之間的凹槽。
在另一實施例中，形成延伸到凹槽並覆蓋凹槽內的介電層的字線。
在另一個實施例中，形成介電層包括在導電層的頂表面上形成部分的介電層，該部分具有第一厚度並在導電層的側壁上形成介電層的另外部分，另外部分具有第二厚度，其中第一厚度比第二厚度大。
在另一個實施例中，第一厚度比第二厚度至少大十倍。
在另一個實施例中，在導電層的頂表面上的介電層的一部分包括熱氧化層。在導電層的側壁上的介電層的另外部分是自然氧化物層。
在另一個實施例中，形成介電層包括在導電層上形成第一介電層、在第一介電層上形成第二介電層、和在第二介電層上形成第三介電層。
在另一個實施例中，介電層的第一、第二和第三介電層的每個包含選自由氧化矽、氮化矽、氧化矽、氧化鋁和矽酸鉿組成的組中的材料。
在另一個實施例中，介電層的第一、第二和第三介電層的每個包含具有至少3.9的介電常數的材料。
在另一個實施例中，形成介電層的第一介電層包括形成具有在3nm和5nm之間的厚度，優選4nm的厚度的第一介電層。形成介電層的第二介電層包括形成具有在4nm和6nm之間的厚度，優選5nm的厚度的第二介電層。形成介電層的第三介電層包括形成具有在4nm和6nm之間的厚度，優選5nm厚度的第三介電層。
在另一個實施例中，在導電層上形成介電層的第一介電層包括在導電層的頂表面上形成第一介電層的一部分，該部分具有第一厚度。在導電層的側壁上形成第一介電層的另外部分，該另外部分具有第二厚度。第一厚度比第二厚度大。
在另一個實施例中，在導電層的頂表面上的第一介電層的一部分是熱氧化層。
在另一個實施例中，在導電層的側壁上的第一介電層的另外部分包括自然氧化物層。
在另一個實施例中，在導電層的頂表面上的第一介電層的一部分的第一厚度可以比在第一介電層的導電層的側壁上的另外部分的第二厚度大至少十倍。
在另一個實施例中，在導電層的側壁上的第一介電層的另外部分具有低於2nm的厚度，優選1nm的厚度，並且介電層的第二介電層具有低於2nm的厚度，優選1nm的厚度。
在另一個實施例中，形成電荷俘獲層堆疊包括形成第二介電層以便獲得第二介電層的第一部分和第二部分，形成電荷俘獲層的第三介電層包括填充布置在第二介電層的第一部分和第二部分之間的凹槽。
在另一個實施例中，形成第一線包括摻雜襯底內的第一區域，第一區域沿著第一方向延伸，形成第二線包括摻雜襯底內的第二區域，第二區域沿著第一方向延伸。
在另一個實施例中，形成第一線包括在襯底內形成第一摻雜區域，形成第二線包括在襯底內形成第二摻雜區域。
在另一個實施例中，該方法還包括形成多個沿著第二方向延伸的字線、在襯底的頂表面上形成第一和第二金屬線、沿著第一方向延伸的第一和第二金屬線。該方法還包括形成第一導電塞，第一導電塞將第一線連接到第一金屬線，形成第二導電塞，第二導電塞將第一線連接到第一金屬線，其中至少三個字線布置在第一導電塞和第二導電塞之間。該方法還包括形成第三導電塞，該第三導電塞將第二線連接至第二金屬線，和形成第四導電塞，該第四導電塞將第二線連接到第二金屬線，其中至少三條字線布置在第三導電塞和第四導電塞之間。
在另一個實施例中，在位於襯底的頂表面之上的半導體存儲器的第一布線層中形成第一線，在位於襯底的頂表面和第一布線層之間的半導體存儲器的第二布線層中形成第二線。
在另一個實施例中，該方法還包括形成第一導電塞，第一導電塞連接到第一線和第一摻雜區域，形成第二導電塞，第二導電塞連接到第二線和第二摻雜區域。
在另一個實施例中，形成第一線和形成第二線包括除去導電層的一部分，從而暴露電荷俘獲層堆疊的一個區域，電荷俘獲層堆疊的該區域沿著第一方向延伸，摻雜襯底，其中導電層防止摻雜劑進入由導電層覆蓋的區域上的襯底。形成介電層包括熱氧化導電層的表面。形成字線包括在電荷俘獲層堆疊的暴露區域上和在介電層上沉積多晶矽層並刻蝕該多晶矽層，介電層和沿著第二方向的導電層。
本發明的另一個方面提供根據本發明的一個實施例用於操作半導體存儲器的方法。該方法包括提供根據本發明的一個實施例的一種半導體存儲器，其中該半導體存儲器具有至少一個存儲單元，操作該存儲單元包括編程存儲單元，其中編程包括編程第一位。編程第一位包括將第一編程電壓施加到第二摻雜區域和將第二編程電壓施加至字線以及將第一摻雜區域接地，從而引起熱電子注入到電荷俘獲層堆疊的第一電荷存儲區域，其中接近第二摻雜區域布置第一電荷存儲區域，從而在第一電荷存儲區域編程第一位。
該方法還包括編程第二位，其中編程第二位包括將第三編程電壓施加到第一摻雜區域和將第四編程電壓施加至字線以及將第二摻雜區域接地，從而引起熱電子注入到電荷俘獲層堆疊的第二電荷存儲區域，其中接近第一摻雜區域布置第二電荷存儲區域，從而在第二電荷存儲區域編程第二位。
在另一個實施例中，操作半導體存儲器包括擦除第一位，其中擦除第一位包括將第一擦除電壓施加至字線和將第二擦除電壓施加至第二摻雜區域，從而引起熱空穴注入在第一電荷存儲區域和從而擦除第一位。
在另一個實施例中，操作半導體存儲器包括擦除第二位，其中擦除第二位包括將第三擦除電壓施加至字線和將第四擦除電壓施加至第一摻雜區域，從而引起熱空穴注入到第二電荷存儲區域並從而擦除第二位。
在另一個實施例中，操作半導體存儲器包括讀取存儲單元，其中讀出存儲單元的第一位包括將第一讀取電壓施加至第一摻雜區域和將第二讀取電壓施加至字線以及將第二摻雜區域接地，隨後在第二摻雜區域和第一摻雜區域之間檢測第一電流，確定第一電流是否比第一閾值電流低，如果第一電流比第一閾值電流低則輸出對應於待編程的第一位的信號，如果第一電流比第一閾值電流高則輸出對應於待擦除的第一位的信號。
讀出存儲單元的第二位包括將第三讀取電壓施加至第二摻雜區域和將第四讀取電壓施加至字線以及將第一摻雜區域接地，隨後在第一摻雜區域和第二摻雜區域之間檢測第二電流，確定是否第二電流低於第二閾值電流，如果第二電流低於第二閾值電流則輸出對應於待編程的第二位的信號。如果第二電流高於第二閾值電流則輸出對應於待擦除的第二位的信號。
在另一個實施例中，本發明提供根據本發明的一個實施例操作半導體存儲器的方法。該方法包括提供根據本發明的一個實施例的半導體存儲器，其中半導體存儲器具有至少一個存儲單元。操作存儲單元包括將編程存儲單元，其中編程包括第一編程電壓施加到第二摻雜區域和將第二編程電壓施加至字線以及將第一摻雜區域接地，從而引起熱空穴注入到電荷俘獲層堆疊的第一電荷存儲區域，其中接近第二摻雜區域布置第一電荷存儲區域，從而在第一電荷存儲區域編程第一位。編程第二位包括將將第三編程電壓施加到第一摻雜區域和將第四編程電壓施加至字線以及將第二摻雜區域接地，從而引起熱空穴注入到電荷俘獲層堆疊的第二電荷存儲區域，其中接近第一摻雜區域布置第二電荷存儲區域，從而在第二電荷存儲區域編程第二位。
在另一個實施例中，操作存儲單元包括擦除第一位，其中擦除第一位包括將第一擦除電壓施加至字線，從而引起電子的福勒-諾德海姆(Fowler-Nordheim)隧穿到第一電荷存儲區域並從而擦除第一位。
在另一個實施例中，操作存儲單包括擦除第二位，其中擦除第二位包括將第二擦除電壓施加至字線，從而引起電子的福勒-諾德海姆隧穿到第二電荷存儲區域並從而擦除第二位。
在另一個實施例中，操作存儲單元包括讀取存儲單元，其中讀取存儲單元的第一位包括將第一讀取電壓施加至第二摻雜區域和將第二讀取電壓施加至字線，隨後在第二摻雜區域和第一摻雜區域之間檢測第一電流，確定第一電流是否比第一閾值電流低，如果第一電流比第一閾值電流低則輸出對應於待編程的第一位的信號，如果第一電流比第一閾值電流高則輸出對應於待擦除的第一位的信號。讀取存儲單元的第二位包括將第三讀取電壓施加至第一摻雜區域和將第四讀取電壓施加至字線，隨後在第二摻雜區域和第一摻雜區域之間檢測第二電流，確定是否第二電流低於第二閾值電流，如果第二電流低於第二閾值電流則輸出對應於待編程的第二位的信號，如果第二電流高於第二閾值電流則輸出對應於待擦除的第二位的信號。
在另一個實施例中，本發明提供一種根據本發明的一個實施例操作半導體存儲器的方法。該方法包括提供根據本發明的一個實施例的半導體存儲器，其中半導體存儲器具有至少一個存儲單元。操作存儲單元包括編程存儲單元，其中編程包括編程第一位，編程第一位包括將第一電荷俘獲層堆疊編程電壓施加至第二摻雜區域和將第二電荷俘獲層堆疊編程電壓施加至字線以及將第一摻雜區域接地，從而引起熱電子注入到電荷俘獲層堆疊的第一電荷存儲區域，其中接近第二摻雜區域布置第一電荷存儲區域，從而在第一電荷存儲區域編程第一位。
編程第二位包括將第三電荷俘獲層堆疊編程電壓施加至第一摻雜區域和將第四電荷俘獲層堆疊編程電壓施加至字線以及將第二摻雜區域接地，從而引起熱電子注入到電荷俘獲層堆疊的第二電荷存儲區域，其中接近第一摻雜區域布置第二電荷存儲區域，從而在第二電荷存儲區域編程第二位。編程第三位包括將導電層編程電壓施加到字線，從而引起來自字線的電子的福勒諾德海姆隧穿進入導電層，從而在導電層中編程第三位。
在另一個實施例中，操作半導體存儲器包括擦除第一位，其中擦除第一位包括將第一電荷俘獲層堆疊擦除電壓施加至字線和將第二電荷俘獲層堆疊擦除電壓施加至第二摻雜區域，從而引起熱空穴注入到第一電荷存儲區域，並從而擦除第一位。
在另一個實施例中，操作半導體存儲器包括擦除第二位，其中擦除第二位包括將第三電荷俘獲層堆疊擦除電壓施加至字線和將第四電荷俘獲層堆疊擦除電壓施加至第一摻雜區域，從而引起熱空穴注入到第二電荷存儲區域並從而擦除第二位。
在另一個實施例中，操作半導體存儲器包括擦除第三位。擦除第三位包括將第一導電層擦除電壓施加至字線。在另一個實施例中，擦除第三位包括將第二導電層擦除電壓施加至襯底。
在另一個實施例中，操作半導體存儲器包括讀取存儲單元。讀取存儲單元包括將第一讀取電壓施加至第一摻雜區域和將第二讀取電壓施加至字線，隨後在第二摻雜區域和第一摻雜區域之間檢測第一電流，將第三讀取電壓施加至第一摻雜區域和將第四讀取電壓施加至字線，隨後在第二摻雜區域和第一摻雜區域之間檢測第二電流，將第五讀取電壓施加至第一摻雜區域和將第六讀取電壓施加至字線，隨後在第二摻雜區域和第一摻雜區域之間檢測第三電流，將第七讀取電壓施加至第一摻雜區域和將第八讀取電壓施加至字線，隨後在第二摻雜區域和第一摻雜區域之間檢測第四電流。該方法還包括確定是否第一電流低於第一閾值電流，確定是否第二電流低於第二閾值電流，確定是否第三電流低於第三閾值電流以及確定是否第四電流低於第四閾值電流。該方法還包括輸出指示擦除第一位和如果第一電流高於第一閾值電流則編程第三位的信號，輸出指示編程第一位和如果第二電流高於第二閾值電流並且如果第一電流低於第一閾值電流則編程第三位的信號。輸出指示擦除第一位和如果第二電流低於第二閾值電流並且如果第三電流高於第三閾值電流則擦除第三位的信號，輸出指示編程第一位和如果第四電流高於第四閾值電流並且如果第三電流低於第三閾值電流則擦除第三位的信號。


圖1描述根據該發明的一個實施例沿著存儲單元的第一平面的橫斷面圖。
圖2顯示沿著第二平面的圖1描述的存儲單元的橫斷面圖。
圖3顯示在製造過程的一個階段中沿著第一平面根據該發明的一個實施例的半導體存儲器的橫斷面圖。
圖4描述在如圖3描述的製造過程的階段中半導體存儲器的平面圖。
圖5顯示在沿著第一平面的製造過程的另一個階段中如圖3描述的半導體存儲器的橫斷面圖。
圖6顯示在製造過程的另一個步驟中沿著第一平面如圖5描述的半導體存儲器的橫斷面圖。
圖7顯示如圖6描述的在製造過程的該階段中半導體存儲器的平面圖。
圖8示意地顯示關於第一線和第二線根據本發明的一個實施例的存儲單元的布置。
圖9顯示根據本發明的一個實施例沿著存儲單元的第一平面的橫斷面圖。
圖10顯示根據本發明的一個實施例沿著第一平面的存儲單元的橫斷面圖。
圖11描述如圖10描述沿著存儲單元的第二平面的橫斷面圖。
圖12示意地顯示根據本發明的一個實施例的半導體存儲器的布線圖。
圖13示意地顯示根據本發明的一個實施例半導體存儲器的第一埋入位線至第一金屬線的連接。
圖14示意地顯示根據本發明的一個實施例如圖13描述的半導體存儲器的第二埋入位線至第二金屬線的連接。
圖15示意地顯示根據本發明的一個實施例的半導體存儲器的布線圖。
圖16是根據施加到字線的電壓根據本發明的一個實施例對於存儲單元的不同的邏輯狀態在源極和漏極之間的電流的曲線圖。
圖17是根據施加到字線的電壓根據本發明的一個實施例對於存儲單元的不同的邏輯狀態在源極和漏極之間的電流的曲線圖。
圖18是根據施加到字線的電壓根據本發明的一個實施例對於存儲單元的不同的邏輯狀態在源極和漏極之間的電流的曲線圖。
圖19示意地描述根據本發明的一個實施例的半導體存儲器。
圖20顯示如圖19描述沿著半導體存儲器的第一平面的橫斷面圖。
具體實施例方式
圖1描述根據本發明的一個實施例沿著存儲單元21的第一平面(x-z平面)的橫斷面圖。第一摻雜區域6和第二摻雜區域7布置在襯底1中，優選p型襯底，其中第一摻雜區域6和第二摻雜區域7被溝道區22分開。可以通過在襯底1內注入n型摻雜劑例如砷或者磷形成第一6和第二7摻雜區域。電荷俘獲層堆疊2布置在襯底1上、在溝道區22上、在第一摻雜區域6的一部分上和在第二摻雜區域7的一部分上。電荷俘獲層堆疊2可以包含氧化矽、氮化矽、氧化鉿、氧化鋁或者具有至少3.9的介電常數的其他材料。電荷俘獲層堆疊2可以包含幾個介電層。在一個實施例中，電荷俘獲層堆疊包括第一介電層8、第二介電層9和第三介電層10。第一介電層8和第三介電層10的每個可以包含氧化矽或者氧化鉿。作為選擇，第一介電層8和第三介電層10的每個可以包含具有至少3.9的介電常數的其它材料。第二介電層9可以包含選自由氮化矽、氧化鉿和氧化鋁組成的組的材料。作為選擇，第二介電層9可以包含具有至少3.9的介電常數的其他材料。
第一介電層8布置在襯底1上，第二介電層9布置在第一介電層8上，第三介電層10布置在第二介電層9上。第一介電層8可以具有5nm的厚度，第二介電層9可以具有5nm的厚度，第三介電層10可以具有6nm的厚度。在電荷俘獲層堆疊2上布置導電層3，其中導電層3是電浮動的。可以包含摻雜多晶矽的導電層3不連接任何線並且可以被用來電荷存儲。導電層3可以包含p摻雜多晶矽或者n摻雜多晶矽。作為選擇，導電層3可以包含金屬，其中金屬選自由Al、Co、Cr、Fe、In、Ir、Hf、Mg、Mo、Mn、Ni、Pd、Pt、La、Os、Nb、Rh、Re、Ru、Sn、Ta、Ti、V、W、Y、和Zr組成的組。介電層4布置在導電層3上。介電層4可以包含氧化矽、氮化矽、氧化鉿或者氧化鋁。作為選擇，介電層4可以包含具有至少3.9的介電常數的其他材料。介電層4可以包含幾個介電層。在一個實施例中，電介電層4包括第一介電層11、第二介電層12和第三介電層13。介電層4的第一介電層11、第二介電層12、和第三介電層13的每個可以由選自由氧化矽、氮化矽、氧化鉿、氧化鋁、或者具有至少3.9的介電常數的其他材料組成的組的材料形成。
介電層4的第一介電層11布置在導電層3上，介電層4的第二介電層12布置在第一介電層11上並且第三介電層13布置在第二介電層12上。介電層4的第一介電層11可以具有4nm的厚度，介電層4的第二介電層12可以具有5nm的厚度並且介電層4的第三介電層13可以具有5nm的厚度。字線5布置在介電層4上。字線5可以包含p摻雜多晶矽或者n型多晶矽。作為選擇，字線5可以包含金屬，其中金屬選自由Al、Co、Cr、Fe、In、Ir、Hf、Mg、Mo、Mn、Ni、Pd、Pt、La、Os、Nb、Rh、Re、Ru、Sn、Ta、Ti、V、W、Y、和Zr組成的組。
在存儲單元21的操作中，字線5具有控制柵的功能，第一摻雜區域6和第二摻雜區域7兩個分別具有電晶體的源極和漏極的可互換的功能。為電浮動的導電層3可以具有浮動柵的功能。
在常規操作中，電壓電勢施加在第一摻雜區域6和第二摻雜區域7之間。然後電壓電勢施加到字線5。一旦施加到字線5的電壓電勢超過特徵閾值電壓Vt，則導電溝道形成在第一摻雜區域6和第二摻雜區域7之間並且可以檢測電信號。特徵閾值電壓Vt的電平受位於字線5和溝道之間的電荷影響。例如，當電荷位於溝道和字線5之間時，閾值電壓Vt向低電壓電平移動。在其中電荷位於溝道和字線5之間的狀態和其中沒有電荷位於溝道和字線5之間的狀態之間的閾值電壓的電平之間的差異稱為閾值電壓漂移。因此可以使用在字線5和溝道之間的固定電荷的沉積將二進位信息存入存儲單元，其中不同的閾值電壓電平可以被分配給不同的二進位值。
存儲單元21能夠存儲至少兩位信息，第一電荷存儲區域20的第一位位於接近第二摻雜區域7的電荷俘獲層堆疊2中，在第二電荷存儲區域19中的第二位位於接近第一摻雜區域6的電荷俘獲層堆疊2中。
根據本發明的導電層3的加入允許減少電荷俘獲層堆疊2的EOT至低於對於相同閾值電壓漂移的常規NROM的電平的電平。原因與總的閾值電壓漂移被分成兩個部分的事實有關一個源於存儲電荷至導電層的電容耦合，另一個源於導電層到字線的電容耦合。另外，由於存儲電荷的電荷俘獲層堆疊的小的EOT對電晶體特性有好處，所以對於給定閾值電壓漂移，浮動柵結構可能比常規NROM器件具有更好的按比例縮放特性。浮動柵NROM器件的更好的靜電的物理原因與導電層(字線5或者導電層3)至溝道的電容越小，在源極和漏極之間的電場屏蔽就越好的事實有關。換句話說，在導電層最靠近溝道的器件中短溝道效應的屏蔽最好。因此，可以獲得具有比常規NROM更小的最小特徵尺寸F的存儲器單元。
在零級近似法中，按照下面公式給出閾值電壓漂移VtVt＝VtCL-溝道/y，其中VtCL-溝道是施加在導電層3和溝道的閾值電壓電勢的有效漂移，其中電容耦合因子y有下面等式限定y＝cCL-WL/ctotctot是相對於環境的導電層3的總電容，以及cCL-WL相對於字線5的導電層3的電容。
因此，低於1的電容耦合因子增加了閾值電壓漂移Vt，在本發明的一個實施例中，電荷俘獲層堆疊2的第一介電層8是具有6nm厚度的氧化物層，電荷俘獲層堆疊的第二介電層9是具有5nm的厚度的氮化物層，電荷俘獲層堆疊的第三介電層10是具有5nm的厚度的氧化物層。這導致13nm的電荷俘獲層堆疊的EOT和0.5的電容耦合因子。因此，與具有13nm的EOT的電荷俘獲層堆疊的常規NROM的閾值電壓漂移相比，該閾值電壓漂移加倍。
通過將編程電壓施加到第二摻雜區域7和字線5以及將第一摻雜區域6接地來將邏輯狀態″1″編程到第一位，從而引起熱電子從溝道注入到第一電荷存儲區域20。電子在第一電荷存儲區域20中被俘獲。捕獲的電子產生影響存儲單元的特徵閾值電壓變化的電阻擋。用於編程第一位而施加到字線5的電壓電勢可以是12V，施加到第二摻雜區域7的電壓電勢可以是5V。
可以擦除第一位的邏輯狀態″1″，從而通過將擦除電壓施加至第二摻雜區域7和字線5來產生第一位的狀態″0″，從而引起熱空穴注入到第一電荷存儲區域20。施加到第二摻雜區域7的電壓電勢可以是5V，施加到字線5的電壓電勢可以是-5V。
確定是否編程或者擦除第一位的讀出操作可以包括將讀取電壓施加至第一摻雜區域6，將第二摻雜區域7接地，逐步增加施加到字線5的電壓電勢和檢測第二摻雜區域7和第一摻雜區域6之間的電流。從電流達到閾值電流It的電壓電平開始，可以確定是否編程或者擦除第一位。如果擦除第一位，等於或者高於閾值電壓Vt1的電壓電勢必須施加到字線5以檢測等於或者高於閾值電流It的電流。如果編程第一位，等於或者高於閾值電壓Vt2的電壓電勢必須施加到字線以檢測等於或者高於閾值電流It的電流，其中Vt2高於Vt1。Vt2和Vt1之間的差限定了閾值電壓漂移。
對應於存儲單元的第一位的編程、擦除和讀取執行存儲單元的第二位的編程、擦除和讀取，其中第二摻雜區域7具有第一摻雜區域6的功能，其中第一摻雜區域6具有第二摻雜區域7的功能。
還可以操作存儲單元21以在編程期間通過控制注入到電荷存儲區域的電荷量在第一電荷存儲區域20和第二電荷存儲區域19的任何一個中存儲多個位。存儲在第一電荷存儲區域20和第二電荷存儲區域19的任何一個中的電荷的不同數量影響閾值電壓的不同電平。因而，可以通過分配閾值電壓的每個電平給存儲器狀態來將多個位存儲在存儲單元21中。
圖2顯示沿著第二平面(y-z平面)的圖1描述的存儲單元21的橫斷面圖。半導體存儲器的存儲器單元21沿著優選方向(x-和y-方向)周期性地布置在襯底上。例如，該布置顯示在圖12中。電荷俘獲層堆疊2布置在襯底1上並橫向延伸超過存儲單元21。導電層3布置在電荷俘獲層堆疊2的一部分上。介電層4布置在導電層3的頂端和側壁23上。介電層4的第二介電層12的一部分布置在電荷俘獲層堆疊2的第三介電層10的一部分上，其中電荷俘獲層堆疊2的第三介電層10的該部分位於彼此靠近的存儲器單元21的導電層3之間。介電層4延伸到彼此靠近的存儲器單元21的導電層3之間的凹槽。字線5延伸到彼此靠近的存儲器單元的導電層3之間的凹槽並且布置在凹槽中的介電層4上。電荷俘獲層堆疊2提供在字線5之下和在凹槽之下並且與襯底1和介電層4接觸。
圖3顯示在製造過程的一個階段中沿著第一平面根據該發明的一個實施例的半導體存儲器的橫斷面圖。包括第一介電層8、第二介電層9和第三介電層10的電荷俘獲層堆疊2布置在襯底1上。導電層3-1、3-2布置在部分的電荷俘獲層堆疊2上，其中導電層3-1，3-2沿著第一方向延伸。可以通過在電荷俘獲層堆疊2上沉積多晶矽並通過常規光刻技術和刻蝕工藝構建多晶矽形成導電層3-1，3-2，從而形成沿著第一方向延伸的導電層3-1，3-2。
圖4描述如圖3描述在生產工藝的階段中半導體存儲器的平面圖。導電層3-1，3-2布置在電荷俘獲層堆疊2的第三介電層10的區域上，從而沿著第一方向延伸的第三介電層10的部分沒有被導電層3-1，3-2覆蓋。
圖5顯示在沿著第一平面的生產工藝的另一個階段中圖3描述的半導體存儲器的橫斷面圖。與圖3相比，摻雜區域6，7，15布置在未被導電層3-1，3-2覆蓋的區域的襯底1內。通過注入技術用n型摻雜劑例如砷或者磷摻雜襯底1，形成摻雜區5，7，15，其中摻雜劑被禁止進入被導電層3-1，3-2覆蓋的區域的襯底1，從而導電層3-1和3-2作為在注入工藝過程期間的掩模。摻雜區6，7，15包括存儲單元21的第一摻雜區域6和第一線15-1。第一線15-1位於襯底1內並且是半導體存儲器的第一埋入位線。另外，摻雜區6，7，15可以包括第二摻雜區域7和另一存儲單元21的第二線15-2，16-2。介電層4布置在導電層3-1和3-2的頂表面和側壁上。可以通過熱氧化法形成介電層4，從而氧化導電層3-1和3-2的表面。
圖6顯示在製造過程的另一步驟中沿著第一平面的圖5描述的半導體存儲器的橫斷面圖。與圖5相比，字線5布置在介電層4的頂表面和側壁上和在部分的電荷俘獲層堆疊2上。可以通過在電荷俘獲層堆疊2的暴露部分上、在介電層4的頂表面和側壁上沉積多晶矽並且隨後沿著不同於第一方向的第二方向刻蝕部分的多晶矽、部分的介電層4和部分的導電層3-1，3-2，形成字線5。
圖7顯示如圖6描述在生產過程的階段中半導體存儲器的平面圖。暴露電荷俘獲層堆疊的第三介電層10的一部分，其中該暴露部分沿著第二方向延伸。虛線的矩形示意地指示被存儲單元21佔用的區域。字線5-1和5-2沿著第二方向延伸。
圖8示意地顯示關於第一線15-1和第二線15-2的如圖7描述的存儲單元21的布置。第一線15-1和第二線15-2埋入襯底1內並分別是半導體存儲器的第一位線和第二位線。在該實施例中，存儲單元21的第一摻雜區域6是第一線15-1的一部分，存儲單元21的第二摻雜7是第二線15-2的一部分。因此，第一線15-1包括第一摻雜區域6，第二線15-2包括第二摻雜區域7。
圖9顯示沿著第一平面(x-z平面)根據該發明的另一個實施例的存儲單元21的橫斷面圖。與圖1描述的實施例相反，將電荷俘獲層堆疊3的第二介電層9形成為具有接近第一摻雜區域6布置的第一部分24和具有接近第二摻雜區域7布置的第二部分25。電荷俘獲層堆疊2的第三介電層10的一部分布置在形成在電荷俘獲層堆疊2的第二介電層9的第一部分24和第二部分25之間的凹槽中。
在圖10中，描述根據本發明的另一個實施例沿著存儲單元21的第一平面(x-z平面)的橫斷面圖。與圖1顯示的實施例相比，介電層4的第二介電層12較薄。介電層4的第二介電層12可以具有低於2nm的厚度，優選1nm的厚度。
圖11描述沿著如圖10描述的存儲單元21的第二平面(y-z平面)的橫斷面圖。與圖2描述的存儲單元21相反，用溝槽隔離填充物填充的隔離溝槽14布置在電荷俘獲層堆疊2和襯底1內。該溝槽隔離填充物包含多晶矽。溝槽14分開彼此鄰近的存儲單元21的溝道區22。介電層4位於導電層3的頂表面和側壁23上以及溝槽隔離填充物上。導電層3是電浮動的。介電層4延伸到彼此靠近的存儲器單元的導電層3之間的凹槽。字線5延伸到凹槽並布置在凹槽中的介電層4上。介電層4提供在溝槽隔離填充物和字線5之間的凹槽中並與字線5以及溝槽隔離填充物接觸。布置在頂表面上的介電層4的第一介電層11的一部分比布置在導電層3的側壁23上的第一介電層11的另一部分更厚。布置在導電層3的頂表面上的介電層4的第一介電層11的一部分優選是熱氧化物。布置在導電層3的側壁23上的介電層4的第一介電層11的另一部分優選是自然氧化物層。布置在導電層3的側壁23上的第一介電層11的部分優選具有1nm的厚度，布置在導電層3的頂表面上的第一介電層11的部分優選具有15nm的厚度。
除了在第一電荷存儲區域20中存儲第一位和在第二電荷存儲區域19中存儲第二位的功能之外，具有上述布局的存儲單元能夠在不幹擾第一和第二位的狀態的情況下將至少第三位存儲在電浮動導電層3中。此外，第一和第二位的編程、讀取和擦除不幹擾第三位的狀態。
通過將導電層編程電壓施加到字線5影響第三位的狀態″1″的編程，從而引起從字線5到導電層3的電子的福勒-諾德海姆隧穿。施加到字線5的導電層編程電壓可以是16V。由於布置在電浮動導電層3的側壁23和頂表面上的介電層4的第一介電層11的不同尺寸，電子優選從字線5經布置在導電層3的側壁23上的介電層4的部分隧穿到導電層3中。布置在導電層3的頂表面上的第一介電層11的部分減少在第三位的編程、讀取或者擦除期間施加的電場的垂直分量的一部分。因此，在第三位的編程、讀取或者擦除期間在導電層3和溝道之間的有效電場的部分太低以致不能引起電荷從溝道注入到電荷俘獲層堆疊2，並可以在不幹擾第一位和第二位的狀態下編程、讀取或者擦除第三位。
通過將第一導電層擦除電壓施加到襯底1來影響第三位的狀態″1″的擦除，從而引起電子從導電層3福勒-諾德海姆隧穿到字線5中。施加到襯底1的第一導電層擦除電壓可以是16V。作為選擇，可以將第二導電層擦除電壓施加到字線5，從而引起電子從導電層3福勒-諾德海姆隧穿到字線5中。施加到字線5的第二導電層擦除電壓可以是-16V。
圖12示意地顯示根據本發明的一個實施例半導體存儲器的布線圖，其中相鄰的存儲器單元21-1和21-2共享一條共用線15-2。第一存儲單元21-1連接到第一線15-1和第二線15-2，其中第一線15-1和第二線15-2沿著第一方向(Y方向)延伸。第一線15-1和第二線15-2分別是半導體存儲器的第一和第二位線。此外，存儲單元21-1連接沿著不同於第一方向的第二方向(x方向)延伸的字線5-1。第二存儲單元21-2連接與第一存儲單元21-1相同的字線5-1和與第一存儲單元21-1相同的第二線15-2。另外，第二存儲單元21-2連接沿著第一方向延伸的第三線15-3，其中第三線15-3是半導體存儲器的第三位線。
圖13示意地顯示根據本發明的一個實施例半導體存儲器的第一埋入位線至第一金屬線的連接。第一線15-1沿著第一方向(y方向)延伸，第一線15-1是第一位線並如圖8描述埋在襯底1中(未顯示在圖13中)。字線5-1、5-2、5-3、5-4、5-5沿著第二方向延伸。具有比第一線15-1更低電阻的第一金屬線26-1沿著第一方向延伸並位於離襯底1的頂表面一定距離(未顯示在圖13中)。第一線15-1和第一金屬線26-1通過導電塞27-1、27-2連接。在相鄰的導電塞27-1、27-2之間布置四條字線5-1、5-2、5-3和5-4。作為選擇，多於四條或者少於四條字線5可以布置在相鄰的導電塞27-1、27-2之間。優選十六條字線5布置在相鄰的導電塞27-1、27-2之間。與常規布置相比，該布置實現了使用襯底1的較小部分接觸半導體器件的存儲單元的源區和漏區，在常規布置中每個存儲單元的每個源區和漏區通過單一插塞連接至位於襯底之上的線。
圖14示意地顯示根據本發明的一個實施例如圖13描述的半導體存儲器的第二埋入位線至第二金屬線的連接。第二線15-2沿著第一方向(y方向)延伸。第二線15-2是第二位線並埋在襯底1內(未顯示在圖14中)。字線5-1、5-2、5-3、5-4、5-5沿著第二方向延伸。具有比第二線15-2更小電阻的第二金屬線26-2沿著第一方向延伸並位於襯底1的頂表面上(未顯示在圖13中)。第二線15-2和第二金屬線26-2通過導電塞27-3、27-4連接。在相鄰的導電塞27-3和27-4之間布置四條字線5-1、5-2、5-3和5-4。作為選擇，多於四條或者少於四條字線5可以布置在相鄰的導電塞27-3、27-4之間。優選十六條字線5布置在相鄰的導電塞27-3、27-4之間。與常規布置相比，該布置實現了使用襯底1的較小部分接觸半導體器件的存儲單元的源區和漏區，在常規布置中每個存儲單元的每個源區和漏區通過單一插塞連接至位於襯底之上的線。
圖15示意地顯示根據本發明的一個實施例的半導體存儲器的布線圖。第一存儲單元21-1連接到第一線15-1和第二線16-1，其中第一線15-1和第二線16-1線沿著第一方向延伸。此外，存儲單元21-1連接沿著不同於第一方向的第二方向延伸的字線5-1。第二存儲單元21-3連接與第一存儲單元21-1相同的字線5-1。另外，第二存儲單元21-3連接第三線15-2和第四線16-2，其中第三線15-2和第四線16-2沿著第一方向延伸。第一線15-1、第二線16-1、第三線15-2和第四線16-2可以分別是半導體存儲器的第一、第二、第三和第四位線。
圖16是繪圖根據本發明的一個實施例能夠將第一位存儲在第一電荷存儲區域20中的存儲單元的第二摻雜區域7和第一摻雜區域6之間的電流信號的對數In I比施加到字線5的電壓Vg的曲線圖。標識″已擦除″的曲線表示其中擦除第一位的存儲單元的狀態。標識″已編程″的曲線表示其中編程第一位的存儲單元的狀態。如描述，在擦除狀態，當將高於Vt1的電壓電勢施加到字線5時，檢測電流的對數高於閾值電流It的對數。然而，在編程狀態，當將Vt1施加至字線5時檢測電流的對數低於閾值電流It。當將高於Vt2的電壓電勢施加至字線5時，檢測電流的對數僅僅大於閾值電流It的對數。因而如果通過將電壓施加至具有介於Vt1和Vt2的值的字線，檢測在第二摻雜區域7和第一摻雜區域6之間的電流並隨後確定電流是高於還是低於閾值電流時，就可以確定是存儲還是擦除第一位。
圖17是繪圖根據本發明的一個實施例能夠將位存儲在導電層3的存儲單元的第二摻雜區域7和第一摻雜區域6之間的電流信號的對數InI比施加到字線5的電壓Vg的曲線圖。標識″已編程″的曲線表示其中編程導電層3中的位的存儲單元的狀態。標識″已擦除″的曲線表示其中擦除導電層3中的位的存儲單元的狀態。當編程導電層3中的位時，存儲單元的閾值電壓等於Vt1，當擦除導電層3中的位時存儲單元的閾值電壓等於Vt2。因而，可以通過將電壓電勢施加至具有介於Vt1和Vt2之間的值的柵極，檢測第二摻雜區域7和第一摻雜區域6之間的電流並隨後確定電流是高於還是低於閾值電流，確定導電層3中的位的狀態。
圖18是能夠將第一位存儲在第一電荷存儲區域20、將第二位存儲在第二電荷存儲區域19和將第三位存儲在電浮動導電層3的存儲單元的第二摻雜區域7和第一摻雜區域6之間的電流信號的對數InI比施加到字線5的電壓Vg的曲線圖。如描述，可以區分對應於閾值電壓Vt1、Vt2、Vt3和Vt4的存儲單元的四個不同狀態。表1顯示關於第一電荷存儲區域20中的第一位的狀態和電浮動導電層3中的第三位的狀態的閾值電壓。

表1當應用存儲單元的第二電荷存儲區域19來存儲信息的其它位時，存在對應於八個不同閾值電壓的存儲單元的八個可識別狀態。因此，存儲單元具有存儲信息的三個位的容量。
圖19示意地顯示根據本發明的一個實施例的半導體存儲器。第一線15-1、15-2沿著第一方向延伸並且位於離襯底1一定距離的第一布線層中(未顯示在圖19中)。導電塞18-1、18-2連接至第一線15-1、15-2。導電塞18-1、18-2還連接到布置在襯底1內的第一摻雜區域6(未顯示在圖17中)，從而在第一線15-1、15-2和布置在襯底1內的第一摻雜區域6之間建立導電連接。
第二線16-1、16-2在半導體存儲器的第二布線層中沿著第一方向延伸，其中第二布線層布置在第一布線層和襯底1之間(未顯示在圖19中)。導電塞17連接至第二線16-1、16-2。導電塞17還連接到布置在襯底1內的第一摻雜區域6(未顯示在圖17中)，從而在第二線16-1、16-2和布置在襯底1內的第一摻雜區6之間建立導電連接。
字線5-1、5-2沿著第二方向延伸。字線5-1、5-2連接至存儲器單元21的介電層4(未顯示在圖17)。
圖20顯示如圖19描述沿著半導體存儲器的AB的橫斷面圖。布置在襯底1內的第二摻雜區域7-1通過導電塞17-1連接至第二線16-1，其中第二線16-1布置在襯底1的頂表面上的第二布線層中。第一線15-1布置在位於其中布置第一線16-1的層之上的布線層中。
應當理解本發明不局限於描述的器件的具體的元件或者描述的方法的工藝步驟，上述器件和方法可以變化。還應當理解，不同的實施例中描述的不同特徵，例如用不同的圖說明的不同特徵，可以結合新的實施例。最後應當理解，在這裡使用的術語屬於僅僅描述特別的實施例的目的，它不意指限制。應當指出，如說明書和附加的權利要求中使用的，″一個″的單數形式包括複數對象，除非上下文另外有清楚地規定。
參考標號1.襯底2.電荷俘獲層堆疊3.導電層4.介電層5.字線6.第一摻雜區域7.第二摻雜區域8.電荷俘獲層堆疊的第一介電層9.電荷俘獲層堆疊的第二介電層10.電荷俘獲層堆疊的第三介電層11.介電層的第一介電層12.介電層的第二介電層13.介電層的第三介電層14.隔離溝槽15.線16.線17.導電塞18.導電塞19.第二電荷存儲區域20.第一電荷存儲區域21.存儲單元22.溝道區23.導電層的側壁24.電荷俘獲層堆疊的第二介電層的第一部分25.電荷俘獲層堆疊的第二介電層的第二部分26.金屬線27.導電塞
權利要求
1.一種具有多個存儲器單元(21-1，21-2)的半導體存儲器，所述半導體存儲器具有襯底(1)、至少一條字線(5-1)和第一線(15-1)和第二線(15-2，16-1)，其中所述多個存儲器單元(21-1)中的每個存儲單元包括布置在所述襯底(1)中的第一摻雜區域(6)；布置在所述襯底(1)中的第二摻雜區域(7)；布置在所述第一摻雜區域(6)和所述第二摻雜區域(7)之間的所述襯底(1)中的溝道區(22)；布置在所述襯底(1)上的電荷俘獲層堆疊(2)，所述電荷俘獲層堆疊(2)覆蓋所述溝道區(22)、所述第一摻雜區域(6)的一部分和所述第二摻雜區域(7)的一部分；布置在所述電荷俘獲層堆疊(2)上的導電層(3)，其中所述導電層(3)是電浮動的；布置在所述導電層(3)的頂表面上和在所述導電層(3)的側壁(23)上的介電層(4)；沿著第一方向延伸並連接到所述第一摻雜區域6)的所述第一線(15-1)；沿著所述第一方向延伸並連接至所述第二摻雜區域(7)的所述第二線(15-2；16-1)；以及沿著第二方向延伸並布置在所述介電層(4)上的所述至少一條字線(5-1)。
2.權利要求1半導體存儲器，所述電荷俘獲層堆疊(2)形成為超出所述存儲單元(21-1)橫向延伸的連續層，所述導電層(3)布置在所述電荷俘獲層堆疊(2)的一部分上，所述電荷俘獲層堆疊(2)的所述部分覆蓋所述溝道區(22)和所述第一摻雜區域(6)的所述部分並所述第二摻雜區域(7)的所述部分，所述介電層(4)布置在所述導電層(3)的所述頂表面和所述側壁(23)上和在所述電荷俘獲層堆疊(3)的其它部分上，所述其它部分位於彼此相鄰的存儲器單元(21-1)的導電層(3)之間。
3.權利要求2的半導體存儲器，所述介電層(4)延伸到彼此相鄰的存儲器單元(21-1)的導電層(3)之間的凹槽。
4.權利要求3的半導體存儲器，所述字線(5-1)延伸到所述凹槽和覆蓋所述凹槽中的所述介電層(4)。
5.權利要求4的半導體存儲器，其中所述電荷俘獲層堆疊(2)提供在所述字線(5-1)和所述襯底(1)之間，其中所述電荷俘獲層堆疊(2)與所述襯底(1)和所述導電層(3)接觸並且與位於彼此相鄰的存儲器單元(21-1)的導電層(3)之間的所述介電層(4)的一部分接觸。
6.權利要求1的半導體存儲器，其中所述導電層(3)包括n摻雜多晶矽、p摻雜多晶矽和金屬中的一種。
7.權利要求6的半導體存儲器，其中所述金屬包括Al、Co、Cr、Fe、In、Ir、Hf、Mg、Mo、Mn、Ni、Pd、Pt、La、Os、Nb、Rh、Re、Ru、Sn、Ta、Ti、V、W、Y、和Zr的組中的至少一種金屬。
8.權利要求1的半導體存儲器，其中所述字線(5-1)包括n摻雜多晶矽、p摻雜多晶矽和金屬中的一種。
9.權利要求8的半導體存儲器，其中所述金屬包括Al、Co、Cr、Fe、In、Ir、Hf、Mg、Mo、Mn、Ni、Pd、Pt、La、Os、Nb、Rh、Re、Ru、Sn、Ta、Ti、V、W、Y、和Zr的組中的至少一種金屬。
10.權利要求1的半導體存儲器，其中所述電荷俘獲層堆疊(2)包括選自由氧化矽、氮化矽、氧化鉿、氧化鋁和矽酸鉿組成的組中的材料。
11.權利要求1的半導體存儲器，其中所述電荷俘獲層堆疊(2)包括具有至少3.9的介電常數的材料。
12.權利要求1的半導體存儲器，其中所述電荷俘獲層堆疊(2)包括布置在所述襯底(1)上的第一介電層(8)、布置在所述第一介電層(8)上的第二介電層(9)和布置在所述第二介電層(9)上的第三介電層(10)。
13.權利要求12的半導體存儲器，其中所述電荷俘獲層堆疊(2)的所述第一介電層(8)和第三介電層(10)的每一包含選自氧化矽和矽酸鉿的組的材料，其中所述電荷俘獲層堆疊(2)的所述第二介電層(9)包括選自氮化矽、氧化鉿和氧化鋁的組的材料。
14.權利要求12的半導體存儲器，其中所述電荷俘獲層堆疊(2)的所述第一介電層(8)、第二介電層(9)和第三介電層(10)的每一包含具有至少3.9介電常數的材料。
15.權利要求13或者14的半導體存儲器，其中所述電荷俘獲層堆疊(2)的所述第一介電層(8)具有介於4nm和6nm之間的厚度，優選5nm的厚度。
16.權利要求15的半導體存儲器，其中所述電荷俘獲層堆疊(2)的所述第二介電層(9)具有介於4nm和6nm之間的厚度，優選5nm的厚度。
17.權利要求16的半導體存儲器，其中所述電荷俘獲層堆疊(2)的所述第三介電層(10)具有介於5nm和7nm之間的厚度，優選6nm的厚度。
18.權利要求1，5或者12的半導體存儲器，其中所述介電層(4)包括選自由氧化矽、氮化矽、氧化鉿、氧化鋁和矽酸鉿組成的組中的材料。
19.權利要求1，5或者12之一的半導體存儲器，其中所述介電層(4)包括具有至少3.9的介電常數的材料。
20.權利要求12或者17的半導體存儲器，還包括填充了溝槽隔離填充物的溝槽(14)，所述溝槽(14)布置在所述襯底(1)中並橫向地限制所述電荷俘獲層堆疊(2)，所述溝槽(14)將所述存儲器單元(21)的溝道區(22)分開。
21.權利要求20的半導體存儲器，所述介電層(4)位於所述導電層(3)的所述頂表面和所述側壁(23)上和在溝槽隔離填充物上。
22.權利要求21的半導體存儲器，所述介電層(4)延伸到彼此相鄰的存儲器單元(21-1)的導電層(3)之間的凹槽中。
23.權利要求22的半導體存儲器，所述字線(5-1)延伸到所述凹槽並且布置在所述凹槽中的所述介電層(4)上。
24.權利要求23的半導體存儲器，其中所述介電層(4)提供在所述字線(5-1)和所述溝槽隔離填充物之間，其中所述介電層(4)與所述字線(5-1)和所述溝槽隔離填充物和所述導電層(3)接觸。
25.權利要求24的半導體存儲器，其中所述介電層(4)包括布置在所述導電層(3)的所述頂表面上的部分和布置在所述導電層(3)的所述側壁(23)上的另一部分，布置在所述導電層(3)的所述頂表面上的所述部分比布置在所述導電層(3)的所述側壁(23)上的所述另一部分厚。
26.權利要求25的半導體存儲器，布置在所述導電層(3)的所述頂表面上的所述部分比布置在所述導電層(3)的所述側壁(23)上的所述另一部分厚至少十倍。
27.權利要求25的半導體存儲器，其中布置在所述導電層(3)的所述頂表面上的所述介電層(4)的所述部分包括熱氧化物層。
28.權利要求25的半導體存儲器，其中布置在所述導電層(3)的所述側壁(23)上的所述介電層(4)的所述另一部分包含自然氧化物層。
29.權利要求1，5，12，17或者24之一的半導體存儲器，其中所述介電層(4)包括與所述導電層(3)接觸的第一介電層(11)、布置在所述介電層(4)的所述第一介電層(11)上的第二介電層(12)和布置在所述介電層(4)的所述第二介電層(12)上的第三介電層(13)。
30.權利要求29的半導體存儲器，其中所述介電層(4)的所述第一介電層(11)、第二介電層(12)和第三介電層(13)的每個包含選自由氧化矽、氮化矽、氧化鉿、氧化鋁和矽酸鉿組成的組中的材料。
31.權利要求29的半導體存儲器，其中所述介電層(4)的所述第一介電層(11)、第二介電層(12)和第三介電層(13)的每個包含具有至少3.9的介電常數的材料。
32.權利要求29的半導體存儲器，其中所述介電層(4)的所述第一介電層(11)具有介於3nm和5nm之間的厚度，優選4nm的厚度。
33.權利要求32的半導體存儲器，其中所述介電層(4)的所述第二介電層(12)具有介於4nm和6nm之間的厚度，優選5nm的厚度。
34.權利要求33的半導體存儲器，其中所述介電層(4)的所述第三介電層(13)具有介於4nm至6nm之間的厚度，優選5nm的厚度。
35.權利要求29的半導體存儲器，其中所述第一介電層(11)包括位於所述導電層(3)的所述頂表面上的部分和位於所述導電層(3)的所述側壁(23)上的另一部分，位於在所述導電層(3)的所述頂表面上的所述部分比位於在所述導電層(3)的所述側壁(23)上的所述另一部分厚。
36.權利要求35的半導體存儲器，其中位於所述導電層(3)的所述頂表面上的所述第一介電層(11)的所述部分包括熱氧化物層。
37.權利要求36的半導體存儲器，其中位於在所述導電層(3)的所述側壁(23)上的所述第一介電層(11)的所述另一部分是自然氧化物層。
38.權利要求37的半導體存儲器，位於所述導電層(3)的所述頂表面上的所述第一介電層(11)的所述部分比位於所述導電層(3)的所述側壁(23)上的所述第一介電層(11)的所述另一部分厚至少十倍。
39.權利要求38的半導體存儲器，其中位於在所述導電層(3)的所述側壁(23)上的所述第一介電層(11)的所述另一部分具有小於2nm的厚度，優選1nm的厚度。
40.本權利要求39的半導體存儲器，其中所述第二介電層(12)具有小於2nm的厚度，優選1nm的厚度。
41.權利要求12的半導體存儲器，其中所述電荷俘獲層堆疊(2)的所述第二介電層(9)包括第一部分(24)和第二部分(25)，其中所述第三介電層(10)的部分布置在所述第二介電層(9)的所述第一部分(24)和所述第二部分(25)之間。
42.權利要求1至14和30至34之一的半導體存儲器，其中所述第一線(15-1)是所述襯底(1)中的線形第一摻雜區，其中所述第一摻雜區沿著所述第一方向延伸並包括第一摻雜區域(6)，其中所述第二線(15-2)是所述襯底(1)中的線形第二摻雜區，其中所述第二摻雜區沿著所述第一方向延伸和包括所述第二摻雜區域(7)。
43.權利要求42的半導體存儲器，還包括第一金屬線(26-1)和第二金屬線(26-2)，所述第一金屬線(26-1)和第二金屬線(26-2)沿著所述第一方向延伸並且位於離所述襯底(1)的頂表面一定距離的位置；至少四導電塞(27)，第一導電塞(27-1)將所述第一線(15-1)連接至所述第一金屬線(26-1)；第二導電塞(27-2)將所述第一線(15-1)連接至所述第一金屬線(26-1)；至少三條字線(5-1，5-2，5-3)布置在所述第一導電塞(27-1)和所述第二導電塞(27-2)之間；第三導電塞(27-3)將所述第二線(15-2)連接至所述第二金屬線(26-2)；第四導電塞(27-4)將所述第二線(15-2)連接至所述第二金屬線(26-2)；布置在所述第三導電塞(27-3)和所述第四導電塞(27-4)之間的至少三條字線(5-1，5-2，5-3)。
44.權利要求43的半導體存儲器，還包括連接到所述第二線(15-2)和所述字線(5-1)以及第三線(15-3)的另一存儲單元(21-2)，所述第三線(15-3)沿著所述第二方向延伸。
45.權利要求24，25，26，27，28，35，36，37，38，39或者40之一的半導體存儲器，還包括第一布線層和第二布線層，其中所述第一布線層位於離所述襯底(1)的頂表面一段距離的位置；其中所述第二布線層位於所述第一布線層和所述襯底(1)的所述頂表面之間；其中所述第一線(15-1)布置在所述第一布線層中並且其中，所述第二線(16-1)布置在所述第二布線層中。
46.權利要求45的半導體存儲器，還包括第一導電塞(18-1)，所述第一導電塞(18-1)將所述第一線(15-1)連接至所述第一摻雜區域(6)。
47.權利要求46的半導體存儲器，還包括第二導電塞(17-1)，所述第二導電塞(17-1)將所述第二線(16-1)連接至所述第二摻雜區域(7-1)。
48.權利要求47的半導體存儲器，還包括另一存儲單元(21-3)、第三線(15-2)和第四線(16-2)，其中所述第三線(15-2)和所述第四線(16-2)沿著所述第一方向延伸，所述另一存儲單元(21-3)連接到所述字線(5-1)和所述第三線(15-2)以及第四線(16-2)。
49.一種用於形成半導體存儲器的方法，該方法包括提供襯底(1)；形成至少一個存儲單元(21-1)，其中形成所述至少一個存儲單元(21-1)包括所述襯底(1)中形成第一摻雜區域(6)和形成第二摻雜區域(7)，所述第一(6)和第二摻雜區域(7)通過溝道區(22)彼此分開；在所述襯底(1)上形成電荷俘獲層堆疊(2)，所述電荷俘獲層堆疊(2)覆蓋所述第一摻雜區域(6)的至少一部分、所述第二摻雜區域(6)的至少一部分和所述溝道區(22)的至少一部分；在所述電荷俘獲層堆疊(2)上形成圖案化導電層(3)；在所述導電層(3)的頂表面上和在所述導電層(3)的側壁(23)上形成介電層(4)；沿著第一方向形成第一線(15-1)，所述第一線(15-1)連接至所述第一摻雜區域(6)，以及沿著第一方向形成第二線(15-2，16-1)，所述第二線(15-2，16-1)連接至所述第二摻雜區域(7)；沿著第二方向形成字線(5-1)，所述字線(5-1)的一部分布置在所述介電層(4)上。
50.權利要求49的方法，其中形成所述介電層(4)包括在所述電荷俘獲層堆疊(2)的一部分上形成所述介電層(4)，所述部分位於彼此相鄰的存儲器單元(21-1)的導電層(3)之間。
51.權利要求50的方法，其中形成所述介電層(4)包括將所述介電層(4)沉積到彼此相鄰的存儲器單元(21-1)的導電層(3)之間的凹槽中。
52.權利要求51的方法，其中形成延伸到所述凹槽並覆蓋所述凹槽中的所述介電層(4)的字線(5-1)。
53.權利要求49的方法，其中所述導電層(3)包括n摻雜多晶矽、p摻雜多晶矽和金屬之一。
54.權利要求53的方法，其中所述金屬選自Al、Co、Cr、Fe、In、Ir、Hf、Mg、Mo、Mn、Ni、Pd、Pt、La、Os、Nb、Rh、Re、Ru、Sn、Ta、Ti、V、W、Y、和Zr的組。
55.權利要求49的方法，其中所述字線(5-1)包括n摻雜多晶矽、p摻雜多晶矽和金屬中的一種。
56.權利要求55的方法，其中所述金屬選自Al、Co、Cr、Fe、In、Ir、Hf、Mg、Mo、Mn、Ni、Pd、Pt、La、Os、Nb、Rh、Re、Ru、Sn、Ta、Ti、V、W、Y、和Zr的組。
57.權利要求49的方法，其中所述電荷俘獲層堆疊(2)包括選自由氧化矽、氮化矽、氧化鉿、氧化鋁和矽酸鉿組成的組中的材料。
58.權利要求49的方法，其中形成包括具有至少3.9的介電常數的材料的所述電荷俘獲層堆疊(2)。
59.權利要求49的方法，其中形成所述電荷俘獲層堆疊(2)包括在所述襯底(1)上形成第一介電層(8)，在所述第一介電層(8)上形成第二介電層(9)和在所述第二介電層(9)上形成第三介電層(10)。
60.權利要求59的方法，其中所述第一介電層(8)和所述第三介電層(10)的每個包含選自由氧化矽和矽酸鉿組成的組中的材料；和所述第二介電層(9)包括選自由氮化矽、氧化鉿和氧化鋁組成的組中的材料。
61.權利要求59的方法，其中所述第一介電層(8)、第二介電層(9)和第三介電層(10)的每個都包含具有至少3.9的介電常數的材料。
62.權利要求60和61之一的方法，其中形成所述電荷俘獲層堆疊(2)的所述第一介電層(8)包括形成具有介於4nm和6nm之間的厚度，優選5nm的厚度的所述第一介電層(8)。
63.權利要求62的方法，其中形成所述電荷俘獲層堆疊(2)的所述第二介電層(9)包括形成具有介於4nm和6nm之間的厚度，優選5nm的厚度的所述第二介電層(9)。
64.權利要求63的方法，其中形成所述電荷俘獲層堆疊(2)的所述第三介電層(10)包括形成具有介於5nm和7nm之間的厚度，優選6nm的厚度的所述第三介電層(10)。
65.權利要求49，52和59之一的方法，其中形成所述介電層(4)包括形成包括選自由氧化矽、氮化矽、氧化鉿、氧化鋁和矽酸鉿組成的組中的材料的所述介電層(4)。
66.權利要求49，52和59之一的方法，其中形成所述介電層(4)包括形成包括具有至少3.9的介電常數的材料的所述介電層(4)。
67.權利要求59和64之一的方法，還包括在所述襯底(1)和在彼此靠近的存儲器單元(21)的溝道區(22)之間的所述電荷俘獲層堆疊(2)中形成溝槽(14)和用溝槽隔離填充物填充所述溝槽(14)。
68.權利要求67的方法，其中形成所述介電層(4)包括在所述導電層(3)的所述頂表面和所述側壁(23)上和在所述溝槽隔離填充物上形成所述介電層(4)。
69.權利要求68的方法，其中形成所述介電層(4)包括將所述介電層(4)沉積到彼此靠近的存儲器單元(21-1)的導電層(3)之間的凹槽中。
70.權利要求69的方法，其中形成延伸到所述凹槽並覆蓋所述凹槽中的所述介電層(4)的字線(5-1)。
71.權利要求70的方法，其中形成所述介電層(4)包括在所述導電層(3)的所述頂表面上形成所述介電層(4)的一部分，所述部分具有第一厚度；和在所述導電層(3)的所述側壁(23)上形成所述介電層(4)的另一部分，所述另一部分具有第二厚度；第一厚度比第二厚度大。
72.權利要求71的方法，其中所述第一厚度比所述第二厚度大至少十倍。
73.權利要求71的方法，所述導電層(3)的所述頂表面上的所述介電層(4)的所述部分包括熱氧化物層。
74.權利要求25的方法，在所述導電層(3)的所述側壁(23)上的所述介電層(4)的所述另一部分是自然氧化物層。
75.權利要求49，52，59，64或者70之一的方法，其中形成所述介電層(4)包括在所述導電層(3)上形成第一介電層(11)，在所述第一介電層(11)上形成第二介電層(12)和在所述第二介電層(12)上形成第三介電層(13)。
76.權利要求75的方法，其中所述介電層(4)的所述第一介電層(11)、第二介電層(12)和第三介電層(13)的每個都包含選自由氧化矽、氮化矽、氧化鉿、氧化鋁和矽酸鉿組成的組中的材料。
77.權利要求75的方法，其中所述介電層(4)的所述第一介電層(11)、第二介電層(12)和第三介電層(13)的每個都包含具有至少3.9的介電常數的材料。
78.權利要求75的方法，其中形成所述介電層(4)的所述第一介電層(11)包括形成具有介於3nm和5nm之間的厚度，優選11nm的厚度的所述第一介電層(11)。
79.權利要求78的方法，其中形成所述介電層(4)的所述第二介電層(12)包括形成具有介於4nm和6nm之間的厚度，優選5nm的厚度的所述第二介電層(12)。
80.權利要求79的方法，其中形成所述介電層(4)的所述第三介電層(13)包括形成具有介於4nm和6nm之間的厚度，優選5nm的厚度的所述第三介電層(13)。
81.權利要求75的方法，其中在所述導電層(3)上形成所述介電層(4)的所述第一介電層(11)包括在所述導電層(3)的所述頂表面上形成所述第一介電層(11)的一部分，所述部分具有第一厚度；在所述導電層(3)的所述側壁(23)上形成所述第一介電層(11)的另一部分，所述另一部分具有第二厚度；第一厚度比第二厚度大。
82.權利要求81的方法，所述導電層(3)的所述頂表面上的所述第一介電層(11)的所述部分包括熱氧化物層。
83.權利要求82的方法，在所述導電層(3)的所述側壁(23)上的所述第一介電層(11)的所述另一部分是自然氧化物層。
84.權利要求83的方法，所述導電層(3)的所述頂表面上的所述第一介電層(11)的所述另一部分的所述第二厚度比在所述導電層(3)的側壁(23)上的所述第一介電層(11)的所述部分的所述第一厚度高至少十倍。
85.權利要求84的方法，所述第一介電層(11)的所述部分具有低於2nm的厚度，優選1nm的厚度。
86.權利要求85的方法，所述介電層(4)的所述第二介電層(9)具有低於2nm的厚度，優選1nm的厚度。
87.權利要求59的方法，其中形成所述電荷俘獲層堆疊(2)包括形成所述第二介電層(9)以便獲得所述第二介電層(9)的第一部分(24)和第二部分(25)，其中形成所述電荷俘獲層堆疊(2)的所述第三介電層(10)包括填充布置在所述第二介電層(9)的所述第一部分(24)和所述第二部分(25)之間的凹槽。
88.權利要求49至61和76至80中任一項的方法，其中形成所述第一線(15-1)包括在所述襯底(1)中摻雜第一區域，所述第一區域沿著所述第一方向延伸，和形成所述第二線(15-2，16-1)包括在所述襯底(1)中摻雜第二區域，所述第二區域沿著所述第一方向延伸。
89.權利要求88的方法，其中形成所述第一線(15-1)包括在所述襯底(1)中形成所述第一摻雜區域(6)，其中形成所述第二線(15-2，16-1)包括在所述襯底(1)中形成所述第二摻雜區域(7)。
90.權利要求89的方法，還包括形成沿著所述第二方向延伸的多條字線(5-1)；在所述襯底(1)的頂表面之上形成第一金屬線(26-1)和第二金屬線(26-2)，所述第一金屬線(26-1)和第二金屬線(26-2)沿著所述第一方向延伸；形成第一導電塞(27-1)，所述第一導電塞(27-1)將所述第一線(15-1)連接至所述第一金屬線(26-1)；形成第二導電塞(27-2)，所述第二導電塞(27-2)將所述第一線(25-1)連接至所述第一金屬線(26-1)；其中至少三條字線(5-1)布置在所述第一導電塞(27-1)和所述第二導電塞(27-2)之間；形成第三導電塞(27-3)，所述第三導電塞(27-3)將所述第二線(15-2)連接至所述第二金屬線(26-2)；形成第四導電塞(27-4)，所述第四導電塞(27-4)將所述第二線(15-2)連接至所述第二金屬線(26-2)；其中至少三條字線(5-1)布置在所述第三導電塞(27-3)和所述第四導電塞(27-4)之間。
91.權利要求70至74和81至86中任一項的方法，其中所述第一線(15-1)形成在位於所述襯底(1)的頂表面上的所述半導體存儲器的第一布線層中，其中所述第二線(15-2，16-1)形成在位於所述襯底(1)的所述頂表面和所述第一布線層之間的所述半導體存儲器的第二布線層中。
92.權利要求91的方法，還包括形成第一導電塞(18)，所述第一導電塞(18)將所述第一線(15-1)連接至所述第一摻雜區域(6)；和形成第二導電塞(17)，所述第二導電塞(17)連接所述第二線(16-1)和所述第二摻雜區域(7)。
93.權利要求88或者89的方法，其中形成所述第一線(15-1)和形成所述第二線(15-2)包括除去所述導電層(3)的一部分，從而暴露所述電荷俘獲層堆疊(2)的一個區域，所述電荷俘獲層堆疊(2)的所述區域沿著第一方向延伸；摻雜所述襯底(1)，其中所述導電層(3)防止摻雜劑進入被所述導電層(3)覆蓋的區域之上的所述襯底(1)內；其中形成所述介電層(4)包括熱氧化所述導電層(3)的表面；其中形成所述字線(5-1)包括在所述電荷俘獲層堆疊(3)的所述暴露區域上和在所述介電層(4)上沉積多晶矽層和刻蝕所述多晶矽層，所述介電層(4)和所述導電層(3)沿著第二方向。
94.一種用於操作根據權利要求1至48之一的半導體存儲器的方法，包括提供具有至少一個存儲單元(21-1)的根據權利要求1至48之一的半導體存儲器；操作所述存儲單元(21-1)包括編程所述存儲單元(21-1)，其中編程包括編程第一位，其包括將第一編程電壓施加至所述第二摻雜區域(7)和將第二編程電壓施加至所述字線(5-1)以及將所述第一摻雜區域(6)接地，從而引起熱電子注入到所述電荷俘獲層堆疊(3)的第一電荷存儲區域(20)，所述第一電荷存儲區域(20)布置在所述第二摻雜區域(7)附近，從而在所述第一電荷存儲區域(20)中編程所述第一位；編程第二位，其包括將第三編程電壓施加至所述第一摻雜區域(6)和將第四編程電壓施加至所述字線(5-1)以及將所述第二摻雜區域(7)接地，從而引起熱電子注入到所述電荷俘獲層堆疊(3)的第二電荷存儲區域(19)，所述第二電荷存儲區域(19)布置在所述第一摻雜區域(6)的附近，從而在所述第二電荷存儲區域(19)中編程所述第二位。
95.根據權利要求94的方法，其中操作所述半導體存儲器包括擦除所述第一位，擦除所述第一位包括將第一擦除電壓施加至字線(5-1)和將第二擦除電壓施加至所述第二摻雜區域(7)，從而引起熱空穴注入到所述第一電荷存儲區域(20)，從而擦除所述第一位。
96.根據權利要求95的方法，其中操作所述半導體存儲器包括擦除所述第二位，擦除所述第二位包括將第三擦除電壓施加至字線(5-1)和將第四擦除電壓施加至所述第一摻雜區域(6)，從而引起熱空穴注入到所述第二電荷存儲區域(20)，從而擦除所述第二位。
97.根據權利要求96的方法，其中操作所述半導體存儲器包括讀取所述存儲單元(21-1)，其中讀出所述存儲單元(21-1)的所述第一位，其包括將第一讀取電壓施加至所述第一摻雜區域(6)和將第二讀取電壓施加至字線(5-1)和將所述第二摻雜區域(7)接地；隨後檢測所述第二摻雜區域(7)和所述第一摻雜區域(6)之間的第一電流；確定是否所述第一電流低於第一閾值電流；如果所述第一電流低於所述第一閾值電流則輸出對應於待編程的所述第一位的信號；如果所述第一電流高於所述第一閾值電流則輸出對應於待擦除的所述第一位的信號；讀出所述存儲單元(21-1)的所述第二位，其包括將第三讀取電壓施加至所述第二摻雜區域(7)和將第四讀取電壓施加至字線(5-1)和將所述第一摻雜區域(6)接地；隨後檢測所述第一摻雜區域(6)和所述第二摻雜區域(7)之間的第二電流；確定是否所述第二電流低於第二閾值電流；如果所述第二電流低於所述第二閾值電流則輸出對應於待編程的所述第二位的信號；如果所述第二電流高於所述第二閾值電流則輸出對應於待擦除的所述第二位的信號。
98.一種用於操作根據權利要求1至48之一的半導體存儲器的方法，包括提供具有至少一個存儲單元(21-1)的根據權利要求1至48之一的半導體存儲器；操作所述存儲單元(21-1)包括編程所述存儲單元(21-1)，其中編程包括編程第一位，其包括將第一編程電壓施加至所述第二摻雜區域(7)和將第二編程電壓施加至所述字線(5-1)以及將所述第一摻雜區域(6)接地，從而引起熱空穴注入到所述電荷俘獲層堆疊(3)的第一電荷存儲區域(20)，所述第一電荷存儲區域(20)布置在所述第一摻雜區域(7)的附近，從而在所述第一電荷存儲區域(20)中編程所述第一位；編程第二位，其包括將第三編程電壓施加至所述第一摻雜區域(6)和將第四編程電壓施加至所述字線(5-1)以及將所述第二摻雜區域(7)接地，從而引起熱空穴注入到所述電荷俘獲層堆疊(3)的第二電荷存儲區域(19)，所述第二電荷存儲區域(19)布置在所述第一摻雜區域(6)的附近，從而在所述第二電荷存儲區域(19)中編程所述第二位。
99.根據權利要求98的方法，其中操作所述存儲單元(21-1)包括擦除所述第一位，擦除所述第一位包括將第一擦除電壓施加至所述字線(5-1)，從而引起電子的福勒諾德海姆隧穿到所述電荷存儲區域(20)中，從而擦除所述第一位。
100.根據權利要求99的方法，其中操作所述存儲單元(21-1)包括擦除所述第二位，擦除所述第二位，其包括將第二擦除電壓施加至所述字線(5-1)，從而引起電子的福勒諾德海姆隧穿到所述第二電荷存儲區域(20)，從而擦除所述第二位。
101.根據權利要求100的方法，其中操作所述半導體存儲器包括讀取所述存儲單元(21-1)，其中讀取所述第一位，其包括將第一讀取電壓施加至所述第二摻雜區域(7)和將第二讀取電壓施加至字線(5-1)；隨後檢測所述第一摻雜區域(6)和所述第二摻雜區域(7)之間的第一電流；確定是否所述第一電流低於第一閾值電流；如果所述第一電流低於所述第一閾值電流則輸出對應於待編程的所述第一位的信號；如果所述第一電流高於所述第一閾值電流則輸出對應於待擦除的所述第一位的信號；和其中讀取所述第二位，其包括將第三讀取電壓施加至所述第一摻雜區域(6)和將第四讀取電壓施加至所述字線(5-1)；隨後檢測所述第一摻雜區域(7)和所述第一摻雜區域(6)之間的第二電流；確定是否所述第二電流低於第二閾值電流；如果所述第二電流低於所述第二閾值電流則輸出對應於待編程的所述第二位的信號；如果所述第二電流高於所述第二閾值電流則輸出對應於待擦除的所述第二位的信號。
102.一種用於操作根據權利要求20至31，35至41和45至49之一的半導體存儲器的方法，包括提供具有至少一個存儲單元(21-1)的根據權利要求20至31，35至41和45至49之一的半導體存儲器；操作所述存儲單元(21-1)包括編程所述存儲單元(21-1)，其中編程包括編程第一位，其包括將第一電荷俘獲層堆疊(2)編程電壓施加至所述第二摻雜區域(7)和將第二電荷俘獲層堆疊(2)編程電壓施加至所述字線(5-1)以及將所述第一摻雜區域(6)接地，從而引起熱電子注入到所述電荷俘獲層堆疊(3)的第一電荷存儲區域(19)，所述第一電荷存儲區域(19)布置在所述第二摻雜區域(7)的附近，從而在所述第一電荷存儲區域(20)中編程所述第一位；編程第二位，其包括將第三電荷俘獲層堆疊(2)編程電壓施加至所述第一摻雜區域(6)和將第四電荷俘獲層堆疊編程電壓施加至所述字線(5-1)以及將所述第二摻雜區域(7)接地，從而引起熱電子注入到所述電荷俘獲層堆疊(3)的第二電荷存儲區域(19)，所述第二電荷存儲區域(19)布置在所述第一摻雜區域(6)的附近，從而在所述第二電荷存儲區域(19)中編程所述第二位；編程第三位，其包括如下步驟將導電層(3)編程電壓施加到字線(5-1)，從而引起電子從所述字線(5-1)福勒諾德海姆隧穿到所述導電層(3)，從而在所述導電層(3)中編程所述第三位。
103.根據權利要求102的方法，其中操作所述半導體存儲器包括擦除所述第一位，其中擦除所述第一位包括將第一電荷俘獲層堆疊(3)擦除電壓施加至所述字線(5-1)和將第二電荷俘獲層堆疊(3)擦除電壓施加至第二摻雜區域(7)，並從而引起熱空穴注入到所述第一電荷存儲區域(20)並從而擦除所述第一位。
104.根據權利要求103的方法，其中操作所述半導體存儲器包括擦除所述第二位，其中擦除所述第二位包括將第三電荷俘獲層堆疊(3)擦除電壓施加至所述字線(5-1)和將第四電荷俘獲層堆疊(3)擦除電壓施加至所述第一摻雜區域(6)，並從而引起熱空穴注入到所述第二電荷存儲區域(20)並從而擦除所述第二位。
105.根據權利要求104的方法，其中操作所述半導體存儲器包括擦除所述第三位。
106.根據權利要求105的方法，其中擦除所述第三位包括將第一導電層擦除電壓施加至所述字線(5-1)。
107.根據權利要求106的方法，其中擦除所述第三位包括將第二導電層擦除電壓施加至所述襯底(1)。
108.根據權利要求107的方法，其中操作所述半導體存儲器包括讀取所述存儲單元(21-1)，包括將第一讀取電壓施加至所述第一摻雜區域(6)和將第二讀取電壓施加至所述字線(5-1)；並隨後檢測所述第二摻雜區域(7)和所述第一摻雜區域(6)之間的第一電流；將第三讀取電壓施加至所述第一摻雜區域(6)和將第四讀取電壓施加至所述字線(5-1)；並隨後檢測所述第二摻雜區域(7)和所述第一摻雜區域(6)之間的第二電流；將第五讀取電壓施加至所述第一摻雜區域(6)和將第六讀取電壓施加至所述字線(5-1)；並隨後檢測所述第二摻雜區域(7)和所述第一摻雜區域(6)之間的第三電流；將第七讀取電壓施加至所述第一摻雜區域(6)和將第八讀取電壓施加至所述字線(5-1)；並隨後檢測所述第二摻雜區域(7)和所述第一摻雜區域(6)之間的第四電流；確定是否所述第一電流低於第一閾值電流；確定是否所述第二電流低於第二閾值電流；確定是否所述第三電流低於第三閾值電流；確定是否所述第四電流低於第四閾值電流；如果所述第一電流高於所述第一閾值電流則輸出指示擦除所述第一位和編程所述第三位的信號；如果所述第二電流高於所述第二閾值電流和所述第一電流低於所述第一閾值電流則輸出指示編程所述第一位和編程所述第三位的信號；如果所述第二電流低於所述第二閾值電流和所述第三電流高於所述第三閾值電流則輸出指示擦除所述第一位和擦除所述第三位的信號；如果所述第四電流高於所述第四閾值電流和如果所述第三電流降低於所述第三閾值電流則輸出指示編程所述第一位和擦除所述第三位的信號。
全文摘要
具有多個存儲器單元的半導體存儲器，其具有襯底，至少一條字線，第一線和第二線，其中所述存儲器單元包括在襯底內的第一摻雜區域和第二摻雜區域，在第一摻雜區域和第二摻雜區域之間的襯底中的溝道區，在襯底上、溝道區上、第一摻雜區域的一部分上和第二摻雜區域的一部分上的電荷俘獲層堆疊。每個存儲單元還包括在電荷俘獲層堆疊上的導電層，該導電層是電浮動的。介電層在導電層的頂表面上和在導電層的側壁上。第一線沿第一方向延伸並與第一摻雜區域連接，第二線沿第一方向延伸並連接到第二摻雜區域。至少一條字線沿第二方向延伸並布置在介電層上。
文檔編號H01L21/336GK1905197SQ20061012639
公開日2007年1月31日 申請日期2006年7月28日 優先權日2005年7月29日
發明者W·勒斯納, F·霍夫曼, M·施佩希特 申請人:奇夢達股份公司