非易失性存儲器件及其寫入方法
2023-05-14 04:46:06
專利名稱：非易失性存儲器件及其寫入方法
技術領域：
本發明涉及可電寫入的非易失性存儲器件及其寫入方法。
背景技術：
以往，非易失性存儲器例如包括多個存儲單元分別排列在字線和位線上的存儲單元陣列；針對輸入地址選擇任意的Row地址來控制存儲單元陣列的柵極(字線)的行(Row)解碼器；選擇任意的Column地址來控制源極(位線)的列(Column)解碼器；向存儲單元的漏極提供單元漏極電壓(CDV)的CDV產生電路；以及生成高電壓(VPP)、並將電壓VPP提供給Row解碼器的VPP電路。
在寫入動作時，行解碼器接收地址信號Ain，把電壓VPP施加在任意的字線上，列解碼器選擇任意位。在讀出時，CDV產生電路提供接地(GND)電平(電壓為0V)，在寫入時，把電壓電平VCC提供給存儲單元的漏極側。
作為這樣的非易失性存儲器，例如在專利文獻1中公開了具有4條漏極線的非易失性存儲器的構造及其讀出方法。
日本特開2000-57794號公報[專利文獻2]日本特開平6-68683號公報[專利文獻3]日本特開平11-110987號公報但是，在以往的存儲單元的寫入方式中，由於構成為在2條漏極中選擇1條漏極施加電壓CDV，並使未被選擇的漏極開放(Open)的結構，所以，未成為寫入對象的存儲單元的漏極也生成電壓(CDV-閾值電壓Vt)/2，因此，有可能造成對本來不是選擇單元的部分的存儲單元的誤寫入。
例如，在設電壓VCC為電壓4.4V、Vt為約0.8V的情況下，根據電壓(CDV-閾值電壓Vt)/2，在源極-漏極之間將產生電壓1.8V左右的電位差。在這種情況下，由於有電流流過存儲單元，所以有可能發生誤寫入。
另外，在專利文獻1～3中，雖然記載了讀出方法，但沒有防止對存儲單元的誤寫入的寫入方法的記載。
發明內容
本發明的目的是消除這樣的以往技術的缺陷，提供一種可防止對存儲單元的誤寫入的非易失性存儲器件及其寫入方法。
本發明為了解決上述問題，提供一種可電寫入數據並存儲的非易失性存儲器件，其特徵在於，該器件具有存儲單元陣列電路，該存儲單元陣列電路具有多個存儲單元行，其中，形成存儲單元的多個存儲單元電晶體的源極和漏極串聯連接而形成存儲行；多條字線，分別與多個存儲單元行的各行的存儲單元電晶體的柵極連接；多條位線，在與存儲單元行大致正交的方向，連接了多個存儲單元行的上述存儲單元電晶體的連接點；第1漏極選擇器，選擇以第1間隔與多條位線中的位線連接的上述存儲單元電晶體的漏極；第2漏極選擇器，選擇錯開1/2第1間隔的量與多條位線中的位線連接的存儲單元電晶體的漏極；以及源極選擇器，與連接了第1和第2漏極選擇器的位線之間的位線連接，選擇存儲單元電晶體的源極；第1和第2漏極選擇器分別具有多個將要選擇的上述漏極分割為多個進行選擇的電晶體。
另外，本發明為了解決上述的問題，提供一種可電寫入數據並存儲的非易失性存儲器件的寫入方法，其特徵在於，上述非易失性存儲器件具有存儲單元陣列電路，該存儲單元陣列電路具有多個存儲單元行，其中，形成存儲單元的多個存儲單元電晶體的源極和漏極串聯連接而形成存儲行；多條字線，分別與多個存儲單元行的各行的上述存儲單元電晶體的柵極連接；多條位線，在與存儲單元行大致正交的方向，連接了多個存儲單元行的存儲單元電晶體的連接點；第1漏極選擇器，選擇以第1間隔與多條位線中的位線連接的上述存儲單元電晶體的漏極；第2漏極選擇器，選擇錯開1/2第1間隔的量與多條位線中的位線連接的存儲單元電晶體的漏極；以及源極選擇器，與連接了第1和第2漏極選擇器的位線之間的位線連接，選擇存儲單元電晶體的源極；第1和第2漏極選擇器分別將要選擇的漏極分割為多個來進行選擇，並向該被選擇的存儲單元電晶體寫入數據。
根據本發明，能夠防止對不進行數據寫入的非選擇存儲單元的誤寫入的發生。
圖1是表示存儲單元陣列電路的結構例的圖。
圖2是表示應用了本發明的非易失性存儲器的一個實施例的方框圖。
圖3是表示列解碼器的結構例的圖。
圖4是用於說明針對存儲單元100的寫入狀態的圖。
圖5是表示寫入動作的時序圖。
圖6是表示寫入動作的時序圖。
圖7是表示非易失性存儲器的其它實施例的方框圖。
圖8是表示控制電路的結構例的圖。
圖9是表示列解碼器的結構例的圖。
圖10是表示寫入動作的時序圖。
圖11是表示非易失性存儲器的其它實施例的方框圖。
圖12是表示預充電電路的結構例的圖。
圖13是表示控制電路的結構例的圖。
圖14是表示寫入動作的時序圖。
圖中10-非易失性存儲器；12-存儲單元陣列電路；16-行(Row)解碼器；20-列(Column)解碼器；102、104-漏極選擇器；106-源極選擇器。
具體實施例方式
下面，參照附圖，對本發明的非易失性存儲器件及其寫入方法的實施例進行詳細說明。圖2表示應用了本發明的非易失性存儲器的一個實施例。如圖所示，本實施例的非易失性存儲器10包括多個存儲單元分別排列在字線和位線上的存儲單元陣列電路12；針對輸入到輸入13的地址(Ain[N0])，選擇任意的Row地址來控制存儲單元陣列電路的柵極(字線)14的行(Row)解碼器16；選擇任意Column地址來控制源極(位線)18的列(Column)解碼器20；通過連接線22向存儲單元的漏極提供單元漏極電壓(CDV)的CDV產生電路24；以及生成高電壓(VPP)，並通過連接線26將電壓(VPP)提供給行解碼器16的VPP電路28。
在寫入動作時，行解碼器16接收地址信號Ain，把電壓VPP施加在任意的字線上，列編碼器20選擇任意的位。在讀出時，CDV產生電路提供接地(GND)電平(電壓0V)，在寫入時，把電壓電平VCC提供給存儲單元的漏極側。
圖1表示本實施例中的存儲單元陣列電路12的結構例。如圖1所示，在存儲單元陣列電路12中，多個存儲單元100的柵極與多條字線(WL1～WLn)14連接。存儲單元100的漏極與選擇偶數(EVEN)的漏極以及奇數(ODD)的漏極的漏極選擇器102、104的任意一個連接，源極(位線)18與源極選擇器106連接。
漏極選擇器102、104是選擇電路，一個漏極選擇器102根據在行解碼器16(圖2)中生成的信號EVENM和信號EVENN，選擇2個漏極中的任意一個，另一個漏極選擇器104根據在行解碼器16中生成的信號ODDM和信號ODDN，選擇2個漏極中的任意一個。漏極選擇器102、104對所選擇的漏極施加來自CDV產生電路24(圖2)的單元漏極電壓(CDV)。
一個漏極選擇器102具有對每隔8個的存儲單元100的漏極，根據信號EVENM進行選擇的電晶體107、和根據信號EVENN進行選擇的電晶體108，這些電晶體107、108相隔4個存儲單元的間隔分別與存儲單元100連接。另一個漏極選擇器104具有對每隔8個的存儲單元100的漏極，根據信號ODDM進行選擇的電晶體110、和根據信號ODDN進行選擇的電晶體112，這些電晶體110、112相隔4個存儲單元的間隔分別與存儲單元100連接，並且相對於漏極選擇器102側的與存儲單元100的連接，相隔2個存儲單元的間隔來配置。
這樣，本實施例採用了利用分別具有2個選擇路徑的漏極選擇器102、104將漏極進行4分割來選擇的4分割漏極選擇方式。根據這樣的結構，對於8個存儲單元100，以1個的間隔對所配置的存儲單元100實施寫入。
漏極選擇器102、104通過對4條位線中的1條施加電壓CDV，來選擇漏極。未被選擇的漏極呈開放(Open)狀態。例如，在EVENM或EVENN被選擇了的情況下，與漏極選擇器102連接的任意一個漏極被施加電壓CDV，與漏極選擇器104連接的漏極成為開放狀態。另外，由源極選擇器106選擇的存儲單元100的源極通過位線與列解碼器20連接。因此，與被列解碼器20選擇了的位線以外的位線連接的源極，全部成為開放狀態。
如圖3所示，列解碼器20具有分別與位線18連接的多個N溝道電晶體(NchTr)300，和與多個NchTr 300分別對應地連接、且按每條位線18配置的多個鎖存電路302。多個NchTr 300根據輸入到柵極的列信號(Y1～Yn)來選擇位線18。
各個鎖存電路302包括利用2個反轉元件310、312來鎖存輸入數據(DATA)的數據鎖存部314；與數據鎖存部314的輸出連接，對該輸出與進行寫入動作控制的PGMB信號進行NOR運算的NOR電路316；和串聯連接在電壓CDV與電壓VSS之間的2個NchTr 318、320。鎖存電路302是在被輸入了PGMB信號時，把在數據鎖存部314中保持的數據通過NchTr 300提供給位線18的暫時保持電路。NchTr 318的柵極與NOR電路316連接，NchTr 320的柵極與數據鎖存部314的輸出連接。NchTr 318、320的連接點通過NchTr 300與位線18連接。
下面，參照圖4和圖5，對以上結構的非易失性存儲器10的動作進行說明。在向作為寫入對象的存儲單元100-1寫入數據「0」的情況下，柵極14被施加電壓VPP(時間t0)，關於漏極400，由漏極選擇器102、104以4個漏極選擇1個漏極的比例選擇的漏極，被施加電壓CDV(時間t1～t2)。此時被選擇的字線WL被施加電壓VPP。源極18-4被施加來自與列解碼器20所選擇的位線連接的鎖存電路302的電壓，在此情況下電壓為0V。此時，作為寫入對象的存儲單元中流過大量的電流，電荷注入浮置柵極(FG)，由此，由空狀態的「1」變成閾值電壓Vt上升了的狀態，從而完成數據「0」的寫入。
另外，在寫入數據「1」的情況下，選擇寫入的存儲單元100的柵極和漏極被施加同樣的電壓，源極被施加鎖存電路302提供的電壓CDV，被選擇的存儲單元100的源極被施加電壓CDV-Vt。此時，由於漏極-源極之間的電位差為閾值電壓Vt左右，所以幾乎沒有電流流過，不會產生電荷的注入。結果，未寫入任何的數據，還保持值「1」的狀態。
此時，未被選擇的非選擇漏極400-2～400-4和非選擇源極18-1～18-3成為開放(Open)狀態。因此，在各個漏極和源極上，分別生成將被施加在所選擇的漏極400-1上的電壓CDV分割後的電壓CDV-Nα。具體是，多個存儲單元100-2的各個存儲單元100的漏極和源極，如圖所示，分別被施加了電壓CDV-α、CDV-2α、CDV-3α、CDV-4α、CDV-5α、CDV-6α以及CDV-7α。這裡，值α是用於表示對1個存儲單元100分割施加的電壓的數。即，對與被選擇的存儲單元100-1相鄰的非選擇存儲單元100-2的各個存儲單元100，只形成電壓0.6～0.7V左右的源極-漏極電壓。因此，在不是選擇存儲單元的部分的存儲單元中，沒有電流流過，因此可防止誤寫入的發生。
這樣，在把漏極選擇器構成為4分割的結構來進行對存儲單元的寫入時，通過對4個漏極選擇1個來施加電壓CDV的方式，能夠減小在非選擇存儲單元的漏極-源極之間所產生的電位差，從而可防止對非選擇的存儲單元的誤寫入的發生。
下面說明應用了本發明的非易失性存儲器的其它實施例。在圖1～圖5所示的第1實施例中，由於附加在各個位線中的所選擇的位線的1條上的電容成倍地增加，所以位線的充電時間會產生延遲。即，如圖6所示，在進行數據「1」的寫入時，將產生所選擇的位線被充電到電壓VCC-Vt電位的從時間t1到時間t3為止的延遲。此時，到被充電到電壓VCC-Vt為止的期間，為與寫入數據「0」時同樣的狀態，所以在該期間，有時會在所選擇的存儲單元100-1中繼續流過電流，從而發生誤寫入。
圖7表示本實施例的非易失性存儲器。如圖所示，非易失性存儲器700具有在圖2所示的非易失性存儲器10內的列解碼器20中附加了預充電電路的列解碼器702，並且具有控制電路704。關於其它結構，由於與圖2所示的非易失性存儲器10的結構相同，所以在此省略說明。
控制電路704輸入在寫入動作時產生的信號PGMB，並向列解碼器702輸出信號PGMPREC。列解碼器702具有接收該控制電路704提供的信號PGMPREC，並將位線預充電到電壓VCC-Vt的功能。
具體是，在控制電路704中，與電壓VCC連接的P溝道電晶體(PchTr)800、和與電壓VSS連接的NchTr 802通過電阻R串聯連接，PchTr 800和NchTr 802的各個柵極被提供信號PGMB。這些柵極與Nor電路804的一個輸入連接，輸入信號PGMB，Nor電路804的另一輸入與連接了NchTr 802和電阻R的節點806連接。Nor電路804的輸出進一步與反轉電路806連接，反轉電路806的輸出形成控制電路704的輸出。
列解碼器702具有在圖3所示的鎖存電路302中追加了2個預充電電路900、902的鎖存電路904。如圖所示，鎖存電路900具有與數據鎖存部314的輸出連接的反轉電路904、和進行該反轉電路904的輸出與控制電路704的輸出信號PGMPREC 706的Nor運算的Nor電路906，Nor電路906的輸出形成預充電電路900的輸出，並與Nor電路316和NchTr320連接。Nor電路316與預充電電路902連接，該預充電電路902的輸出與NchTr 318的柵極連接。預充電電路902包括進行Nor電路316的輸出信號與信號PGMPREC 706的Nor運算的Nor電路908、和對Nor電路908的輸出進行反轉的反轉電路910，反轉電路910的輸出形成預充電電路902的輸出。
並且，列解碼器702內的各個Nchtr 300的柵極分別與預充電電路912連接。各個預充電電路912具有對信號PGMPREC 706與各個列信號Y1～Yn進行Nor運算的Nor電路914、和對Nor電路914的輸出進行反轉的反轉電路916，反轉電路916的輸出形成預充電電路912的輸出。
根據這樣的結構，當產生了信號PGMPREC時，通過NchTr 318將所選擇的位線預充電到電壓VCC-Vt。另外，在產生了該信號PGMPREG時，能夠選擇所有位線，使得所有的位被預充電電路912預充電。
下面，參照圖10對上述結構的本實施例的非易失性存儲器700的動作進行說明。
如果在進行向存儲單元的寫入時，產生了信號PGMB(時間t1)，則控制電路704生成信號PGMPREC 706，該信號PGMPREC 706是足以將位線預充電到電壓VCC-Vt的脈衝信號。該信號PGMPREC 706的脈衝寬度(時間t1～t3)由電阻R來控制。
當生成信號PGMPREC 706時，所有的位線都被選擇，並且向鎖存電路904輸入信號PGMPREC 706，由此，使所有的位線通過NchTr 318被預充電到電壓VCC-Vt。由此，進行數據「1」的寫入時選擇的位線預先在時間t2變成電壓VCC-Vt，所以不產生延遲地成為被充電到電壓VCC-Vt的狀態。另外，在進行數據「0」的寫入時，把位線高速地拉低到電壓0V，由此使所選擇的存儲單元流過電流，從而高速地進行數據「0」的寫入。
這樣，根據本實施例，通過在列解碼器702內設置接收信號PGMPREC而選擇所有的位線的預充電電路912，並且在鎖存電路904內設置驅動與電壓CDV連接的NchTr 318的預充電電路900、902，在寫入動作時，能夠把所有的位線預充電到電壓VCC-Vt。另外，在對所選擇的存儲單元寫入數據「1」的情況下，由於存儲單元100的源極不會被施加低電壓，所以在漏極-源極之間幾乎不產生電位差，從而能抑制流過存儲單元100的電流，由此可防止誤寫入的發生。
下面，參照圖11對應用了本發明的非易失性存儲器的另一個實施例進行說明。
本實施例的非易失性存儲器1100採用從圖9所示的第2實施例中的列解碼器702內的鎖存電路中將預充電電路分離出來的結構，使預充電電路1102另外與位線18連接，向該預充電電路1102輸入從控制電路1104輸出的信號PGMPREC 1106。
在第2實施例中，由於為通過NchTr 300對位線18進行預充電的結構，所以有時基於此結構的充電時間會產生少許延遲。而且，為了選擇所有的位線18而在列解碼器702中追加了在輸入了信號PGMPREC時選擇所有位線18的電路，因此可能導致電路規模的增加。
因此，本實施例中的預充電電路1102，如圖12所示，構成為對於所有的位線18，通過PchTr 1104將各個位線與電壓VCC連接起來。向預充電電路1102的柵極輸入來自控制電路1104的信號PGMPREC 1106。
本實施例中的控制電路1104可以是與從圖8所示的實施例中的控制電路704中除去了反轉電路806的結構相同的結構，Nor電路804的輸出形成控制電路1104的輸出1106，該輸出與預充電電路1102連接。
下面，參照圖14對上述結構的本實施例的非易失性存儲器1100的動作進行說明。如果在進行向存儲單元的寫入時產生了信號PGMB(時間t1)，則控制電路1104生成信號PGMPREC 1106，該信號PGMPREC1106是足以將位線18預充電到電壓VCC-Vt的脈衝信號。該信號PGMPREC 1106的脈衝寬度(時間t1～t3)由電阻R來控制。
當產生了信號PGMPREC 1106時，由預充電電路1102內的PchTr1104選擇所有的位線18，並且對所有的位線18無差別地高速預充電到電壓VCC。由此，進行數據「1」的寫入時選擇的位線18預先在時間t2變成電壓VCC，所以不產生延遲地成為被充電到電壓VCC的狀態。另外，在進行數據「0」的寫入時，把位線高速地拉低到電壓0V，由此使所選擇的存儲單元中流過電流，從而高速地進行數據「0」的寫入。
這樣，根據本實施例，由於對所有位線18設置了通過PchTr 1104與電壓VCC連接的預充電電路，因此，能夠把在寫入動作時選擇的所有的位線18無差別地高速預充電到電壓VCC。另外，在對所選擇的存儲單元寫入數據「1」的情況下，由於存儲單元100的源極不會被施加低電壓，所以在漏極-源極之間幾乎不產生電位差，因此能抑制流過存儲單元100的電流，由此可防止誤寫入的發生。
另外，以上說明的各個實施例採用了將漏極4分割來進行選擇的方式，但不限於此，也可以採用改變分割數，使得例如將漏極3分割、6分割來進行選擇的結構，這種情況下，與上述各個實施例一樣，也可防止誤寫入。另外，在圖7和圖11所示的實施例中，說明了使進行預充電的電壓為電壓VCC的情況，但不限於此，通過追加生成其它特定電壓的電路，可改變進行預充電的電壓。
權利要求
1.一種可電寫入數據並存儲的非易失性存儲器件，其特徵在於，該器件具有存儲單元陣列電路，該存儲單元陣列電路具有多個存儲單元行，其中，形成存儲單元的多個存儲單元電晶體的源極和漏極串聯連接而形成存儲行；多條字線，分別與該多個存儲單元行的各行的上述存儲單元電晶體的柵極連接；多條位線，在與上述存儲單元行大致正交的方向，連接了上述多個存儲單元行的上述存儲單元電晶體的連接點；第1漏極選擇器，以第1間隔與上述多條位線中的上述位線連接，選擇上述存儲單元電晶體的漏極；第2漏極選擇器，錯開1/2上述第1間隔的量與上述多條位線中的上述位線連接，選擇上述存儲單元電晶體的漏極；以及源極選擇器，與連接了上述第1和第2漏極選擇器的位線之間的上述位線連接，選擇上述存儲單元電晶體的源極；上述第1和第2漏極選擇器分別具有多個將要選擇的上述漏極分割為多個來進行選擇的電晶體。
2.根據權利要求1所述的非易失性存儲器件，其特徵在於，上述第1漏極選擇器將上述漏極2分割來進行選擇。
3.根據權利要求1所述的非易失性存儲器件，其特徵在於，上述第2漏極選擇器將上述漏極2分割來進行選擇。
4.根據權利要求1所述的非易失性存儲器件，其特徵在於，該器件具有選擇上述存儲單元電晶體、並且向該存儲單元電晶體提供用於寫入上述數據的第1電壓的列解碼器，該列解碼器具有選擇所有上述位線的選擇電路、利用N溝道電晶體對上述位線進行預充電的第1預充電電路、和控制該第1預充電電路的控制電路。
5.根據權利要求1所述的非易失性存儲器件，其特徵在於，該器件具有選擇上述存儲單元電晶體、並且向該存儲單元電晶體提供用於寫入上述數據的第1電壓的列解碼器；以及具有對所有上述位線分別提供用於進行預充電的第2電壓的多個P溝道電晶體的第2預充電電路。
6.一種可電寫入數據並存儲的非易失性存儲器件的寫入方法，其特徵在於，上述非易失性存儲器件具有存儲單元陣列電路，該存儲單元陣列電路具有多個存儲單元行，其中，形成存儲單元的多個存儲單元電晶體的源極和漏極串聯連接而形成存儲行；多條字線，分別與該多個存儲單元行的各行的上述存儲單元電晶體的柵極連接；多條位線，在與上述存儲單元行大致正交的方向，連接了上述多個存儲單元行的上述存儲單元電晶體的連接點；第1漏極選擇器，以第1間隔與上述多條位線中的上述位線連接，選擇上述存儲單元電晶體的漏極；第2漏極選擇器，錯開1/2上述第1間隔的量與上述多條位線中的上述位線連接，選擇上述存儲單元電晶體的漏極；以及源極選擇器，與連接了上述第1和第2漏極選擇器的位線之間的上述位線連接，選擇上述存儲單元電晶體的源極；上述第1和第2漏極選擇器分別將要選擇的上述漏極分割為多個來進行選擇，並向該被選擇的存儲單元電晶體寫入上述數據。
7.根據權利要求6所述的非易失性存儲器件的寫入方法，其特徵在於，上述第1漏極選擇器將上述漏極2分割來進行選擇。
8.根據權利要求6所述的非易失性存儲器件的寫入方法，其特徵在於，上述第2漏極選擇器將上述漏極2分割來進行選擇。
9.根據權利要求6所述的非易失性存儲器件的寫入方法，其特徵在於，該非易失性存儲器件具有選擇上述存儲單元電晶體、並且向該存儲單元電晶體提供用於寫入上述數據的第1電壓的列解碼器，該列解碼器選擇所有上述位線，並且利用N溝道電晶體對上述位線進行預充電。
10.根據權利要求6所述的非易失性存儲器件的寫入方法，其特徵在於，該非易失性存儲器件具有選擇上述存儲單元電晶體、並且向該存儲單元電晶體提供用於寫入上述數據的第1電壓的列解碼器，通過從多個P溝道電晶體向所有上述位線分別提供第2電壓，對上述位線進行預充電。
全文摘要
本發明提供一種能夠防止存儲單元的誤寫入的非易失性存儲器件及其寫入方法。非易失性存儲器的存儲單元陣列電路(12)利用以2分割進行漏極選擇的漏極選擇器(102、104)對被配置在字線和位線上的存儲單元(100)的漏極進行4分割地選擇，在進行向存儲單元(100)的寫入時，選擇4個漏極中的1個施加電壓(CDV)，以此來減小在非選擇的存儲單元(100)的漏極－源極之間產生的電位差，從而可防止對非選擇的存儲單元(100)的誤寫入的發生。
文檔編號G11C16/04GK1975930SQ20061015283
公開日2007年6月6日 申請日期2006年10月20日 優先權日2005年12月1日
發明者小田大輔 申請人:衝電氣工業株式會社