一種分裂槽柵快閃記憶體及其製備方法
2023-05-18 07:02:51 1
專利名稱：一種分裂槽柵快閃記憶體及其製備方法
技術領域：
本發明屬於超大規模集成電路中的非揮發性半導體存儲器技術領域，具體涉及一種分 5裂槽柵快閃記憶體及其製備方法。
背景技術：
半導體存儲器是半導體產業的重要組成部分，隨著各種行動裝置中對數據存儲要求的 日益增大，對能在斷電情況下仍然保存數據的非揮發性半導體存儲器的需求也越來越大。
10快閃記憶體(Flash Memory,可以簡稱為快閃記憶體)是發展最快的非揮發性半導體存儲器。從 二十世紀八十年代第一個快閃記憶體產品問世以來，隨著技術的發展，它被廣泛用於手機、筆記 本電腦、掌上電腦和U盤等移動通訊設備和個人電腦中。如今快閃記憶體已經佔據了非揮發性半 導體存儲器的大部分市場份額。研製高存儲密度、高可靠性和低功耗、低工作電壓的快閃記憶體， 都是快閃記憶體技術發展的重要推動力。
15浮柵快閃記憶體(Floating Gate Flash Memory)是現在實際應用最廣的快閃記憶體技術，因為和傳 統CMOS工藝兼容、結構簡單等優點得到迅猛發展。但是隨著快閃記憶體單元尺寸的急劇縮小， 浮柵快閃記憶體的等比例縮小面臨巨大挑戰，特別是65nm技術節點後，浮柵快閃記憶體越來越難於滿 足低功耗、低電壓、高可靠性要求，其中最重要的制約因素是可靠性要求。浮柵快閃記憶體的存 儲電荷在多晶矽浮柵中連續分布，當隧穿氧化層中有洩漏通道時，浮柵所有存儲電子都可
20從這個通道丟失；因此，隧穿氧化層不能按等比例縮小要求持續減薄。為保證至少10年 數據保持能力，隧穿氧化層最薄為8~9nm。厚的隧穿氧化層限制了工作電壓的降低，也降 低了柵控能力、導致短溝道效應惡化、限制了尺寸的縮小和存儲密度的進一步提高。
在這種情況下，分離陷阱(DiscreteTrap)快閃記憶體受到越來越多的關注和研究。與浮柵閃 存不同，分離陷阱快閃記憶體利用電荷存儲層一氮化矽中的分離陷阱來存儲電荷。由於陷阱的能
25級在電荷存儲層中是分離且受限的，因此存儲電荷不能自由移動；當電荷存儲層周圍的氧 化層中有洩漏通道時，只有附近陷阱的電荷才能洩漏。因此，分離陷阱快閃記憶體的保持能力有 很大提高；可採用更薄的隧穿氧化層，降低工作電壓和提高其等比例縮小能力。為了進一 步提高分離陷阱快閃記憶體的存儲密度，利用氮化矽的分離陷阱這一特性，電荷可區域化存儲在 氮化矽陷阱層的兩端，即形成每單元可存兩位數據的NROM快閃記憶體，如文獻1所示(B. Eitan，
30 R Pavan, I. Bloom, et al.， "NROM: A novel localized trapping, 2-bit nonvolatile memory cell," DeWce vol. 21, Nov. 2000， pp. 543-545)。
然而，文獻1的這種常規平面NROM快閃記憶體，如圖1所示，其柵長的等比例縮小仍然受 到兩個方面的限制(1)為了抑制電荷存儲層一氮化矽兩端的存儲數據之間的串擾、使兩 位數據有效分開，柵長不能太小；(2)為了抑制溝道熱電子編程注入(Channel Hot Electron Injection, CHEI)可能導致的同一位線非選中單元的源漏穿通效應，也會限制柵長的縮小。 5這兩個因素限制了 NROM快閃記憶體單元面積的縮小，即限制了存儲密度的進一步提高；根據 2006年的國際半導體技術發展藍圖(ITRS'2006)，即使到了 35nm技術節點，NROM快閃記憶體 的柵長的要求仍然大於140nm (對應的有效溝道長度約110nm)。同時，常規平面NROM 快閃記憶體的CHEI編程的注入效率差、編程功耗大的缺點，也限制了NROM快閃記憶體在低功耗方面 的應用。
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發明內容
針對上述NROM快閃記憶體的問題，為了提高分離陷阱快閃記憶體的編程注入效率、降低功耗， 提高柵長的等比例縮小的能力，進一步提高存儲密度，本發明提出了一種分裂槽柵快快閃記憶體 儲器。
15 —種分裂槽柵快閃記憶體，該快閃記憶體基於平面結構，溝道的上面為包括隧穿氧化
層、氮化矽陷阱層和阻擋氧化層的柵堆棧結構，柵堆棧結構的上面為多晶矽控制柵，n+源 和漏的表面與溝道中間的表面平行，溝道的兩端與n+源和漏之間，各有一個完全相同的溝 槽，溝槽的正下方包括一部分的溝道和一部分的n+源或漏；在溝道的區域形成分裂槽柵結 構，器件的溝道由兩端的與溝槽對應的兩個非平面溝道和中間的平面溝道組成，多晶矽控 20制柵和柵堆棧結構完全覆蓋溝槽和溝道，多晶矽控制柵有兩個與溝槽對應的突出部。 所述的溝槽的寬度為30nm 40nm、深度為30nm 60nm。 所述n+源和漏的結深與溝槽的深度相同。
所述的分裂槽柵結構的溝道，可以使得有效溝道長度增大、比柵長大30nm 60nm。 所述的隧穿氧化層的厚度為3nm 4nm，所述的氮化矽陷阱層的厚度為4nm 5nm，所 25述的阻擋氧化層的厚度為5nm 6nm。
本發明的另一目的是提供一種上述的分裂槽柵快閃記憶體的製備方法。該製備方法， 包括下列步驟
1)澱積二氧化矽、磷矽玻璃和氮化矽三層結構；柵版光刻；刻蝕氮化矽、磷矽玻璃 和二氧化矽，形成三層硬掩膜。 30 2)採用第一種選擇腐蝕液一氫氟酸溶液、氟化氨溶液和水的混合液，同速率橫向腐
蝕磷矽玻璃和二氧化矽，形成自對準的硬掩膜凹陷結構。
3) 澱積、刻蝕多晶矽，填充凹陷結構；澱積、刻蝕氮化矽，形成側牆；有源區版光 亥IJ，刻蝕場區，澱積二氧化矽並平坦化形成淺槽隔離。
4) 溼法腐蝕氮化矽硬掩膜；刻蝕填充凹陷結構的多晶矽，再刻蝕襯底矽，自對準形 成溝槽。
5 5)採用第二種選擇腐蝕液一氫氟酸溶液和水的稀釋液，腐蝕磷矽玻璃和下面的二氧
化矽，形成分裂槽柵結構的溝道。
6) 熱生長隧穿氧化層，澱積氮化矽陷阱層和阻擋氧化層，形成柵堆棧結構；澱積多 晶矽，摻雜注入磷、快速熱退火激活，平坦化，形成多晶矽控制柵。
7) 腐蝕二氧化矽，源漏注入砷、退火激活，形成n+源和漏。
10所述的步驟2)中，橫向腐蝕磷矽玻璃和二氧化矽的尺寸為30nm 40nm，這個尺寸定 義了溝槽的寬度。
所述的步驟4)中，刻蝕襯底矽的尺寸為30nm 60nm，這個尺寸定義了溝槽的深度。 所述的步驟6)中，熱生長的隧穿氧化層的厚度為3nm 4nm，澱積的氮化矽陷阱層的 厚度為4nm 5nm,澱積的阻擋氧化層的厚度為5nm 6nm。
15 其中，本發明的分裂槽柵快閃記憶體的一些關鍵結構參數，如分裂槽柵結構的溝槽的 深度H和寬度W、柵長Lg和有效溝道長度Leff、溝道摻雜濃度和分布、n+源和漏的結深， 都可以根據設計的需要而對工藝參數作出調整。本發明的製備方法，採用常規平面NROM 快閃記憶體的製備工藝，如氧化、澱積、刻蝕和腐蝕等，並首次採用不同腐蝕液對PSG和Si02 不同選擇腐蝕性的工藝，通過新的工藝集成(ProcessIntegration),可以自對準實現分裂槽
20柵結構的溝槽和溝道、多晶矽控制柵等，從而實現分裂槽柵快閃記憶體。該製備方法，與 常規平面NORM快閃記憶體的製備方法完全兼容。
相比於文獻1的常規平面NROM快閃記憶體，本發明的分裂槽柵快閃記憶體的優點在於:(l) 在相同版圖的條件下(即柵長Lg相同)，分裂槽柵快閃記憶體可以使得有效溝道長度增大、且比 柵長大30nm 60nm (而常規平面NROM的有效溝道長度比柵長小30nm 40nm); (2)有
25效溝道長度的增大，可以抑制源漏穿通效應，同時也可以抑制兩位存儲數據之間的串擾， 提高柵長的等比例縮小能力，分裂槽柵快閃記憶體的柵長可以縮小到80nm甚至更小，而常規平 面NROM快閃記憶體的柵長最小只能縮小到130nm; (3)採用分裂槽柵結構，可以使得CHEI 編程時在溝槽拐角的電場增大，因而使得編程注入效率提高5 10倍，同時有效溝道長度 的增大可以使得編程電流減小、編程功耗可以降低2~3倍。
30因此，本發明所提出的分裂槽柵快閃記憶體，可以提高柵長的等比例縮小能力，實現更高存 儲密度，並提高編程注入效率、減小編程功耗，在高密度、高速和低功耗的存儲應用中，
有著明顯優勢和廣泛的應用前景。
圖1為文獻l中的常規平面NROM快閃記憶體的剖面示意圖，其中 5 101—體矽襯底(p-慘雜) 102 —溝道(常規的平面溝道)
103 —多晶矽柵控制柵(Poly-Si Control-Gate)
104 —阻擋氧化層 105 —氮化矽陷阱層 106 —隧穿氧化層 〗07—氮化矽側牆 108—氧化矽側牆
109—n+源 110—n+漏 10 lll—柵長Lg 112—有效溝道長度Uff
圖2為本發明所提供的分裂槽柵快閃記憶體的剖面示意圖，其中
201 —體矽襯底(p-摻雜)
202 —分裂槽柵結構的溝道(分為三部分，兩端各有一個與溝槽對應的非平面溝道，中間 為平面溝道)
15 203 —多晶矽柵控制柵(有兩個與溝槽對應的突出部)
204 —阻擋氧化層 205—氮化矽陷阱層206 —隧穿氧化層
207 —氮化矽側牆 208—氧化矽側牆
209—n+源 210—n+漏
211—柵長Lg 212—有效溝道長度L祖 20 213 —溝槽的寬度W 214—溝槽的深度H
圖3(a)和(b)為本發明提供的分裂槽柵快閃記憶體的編程注入效率和漏端電流、以及源漏穿通
電壓和兩位存儲數據的串擾特性，與現有的常規平面NROM快閃記憶體的比較圖表。
圖4(a)-(h)是本發明提供的分裂槽柵快閃記憶體的製備方法的工藝流程及其各步驟所對應產
品結構的示意圖。圖4(a)-(h)中，相同的標號表示相同的部件 25 401—體矽襯底(p-摻雜)
402—Si02/PSG/Si3N4三層硬掩膜中的二氧化矽
403 — Si(VPSG/Si3N4三層硬掩膜中的磷矽玻璃
404— SiO2/PSG/Si3N4三層硬掩膜中的氮化矽
405— 硬掩膜凹陷結構(橫向尺寸為W) 406—填充凹陷結構的多晶矽
30 407—氮化矽側牆 408 —淺槽隔離的場區上的二氧化矽
409—淺槽隔離的源漏上的二氧化矽 410—分裂槽柵結構的溝槽(寬度W、深度H)
411一分裂槽柵結構的溝道
412—二氧化矽側牆
413 —隧穿氧化層(Tunnel Oxide)
414一氮化矽陷阱層(Trapping Nitride) 416 —多品矽柵控制柵
415 —阻擋氧化層(BlockOxide)
417—n+源
418—n+漏
具體實施例方式
以下結合附圖詳細描述本發明所提供的分裂槽柵快閃記憶體及其製備方法，但不構成 對本發明的限制。
如圖2所示，為本實施例的分裂槽柵快閃記憶體。該快閃記憶體基於平面結構。該快 10快閃記憶體儲器，溝道202的兩端與n+源209和n+漏210之間，各有一個完全相同的溝槽，溝 槽的寬度214即W為30nm 40nm、深度213即H為30nm 60nm，溝槽的正下方包括一部 分的溝道和一部分的n+源或漏溝道202分為三個部分，溝道的兩端各有一個與溝槽對應 的非平面溝道，溝道的中間為平面溝道，在溝道的區域形成分裂槽柵結構 (Split-Recess-Channel);溝道202的上面為柵堆棧結構，包括厚度為3nm 4nm的隧穿氧 15化層206、厚度為4nm 5nm的氮化矽陷阱層205和厚度為5nm 6nm的阻擋氧化層204; 柵堆棧結構的上面為多晶矽控制柵203;多晶矽控制柵203和柵堆棧結構完全覆蓋溝槽和 溝道202，多晶矽控制柵203有兩個與溝槽對應的突出部；n+源209和n+漏210的表面與 溝道202中間的表面平行，n+源和漏的結深與溝槽的深度相同。
在本實施例中，溝槽的寬度214即W為35nm、深度213即H為40nm，隧穿氧化層 20 206為4nm、氮化矽陷阱層205為4nm和阻擋氧化層204為6nm， n+源209和n+漏210 的結深都為40nm。該分裂槽柵快閃記憶體的有效溝道長度212即Leff比柵長211即Lg大30nm， 而相同版圖的常規平面NROM快閃記憶體的Lf比Lg小30nm。
本實施例中的分裂槽柵快閃記憶體，與文獻1的常規平面NROM快閃記憶體的比較，如圖 3(a)和(b)所示。兩種快閃記憶體的版圖相同即柵長相同，溝槽的結構、柵堆棧結構、源漏結深、 25溝道摻雜分布等相同；本發明的分裂槽柵快閃記憶體的結構參數如上段所述。圖3(a)為柵 長130mn的兩種快閃記憶體的編程注入效率和漏端電流的比較圖中橫坐標為柵電壓(Vg)，左 邊的縱坐標為編程注入效率(柵電流Ig與漏端電流Id的比值)，右邊的縱坐標為漏端電流 (Id);在漏壓5V (伏特)時，可以看出，本發明的分裂槽柵快閃記憶體的編程注入效率可以提 高5 10倍，而編程功耗(漏端電流與漏端電壓之積)可以降低2 3倍。圖3(b)為兩種閃 30存的源漏穿通電壓和兩位存儲數據的串擾特性的比較圖中橫坐標為柵長Lg的變化，從 250nm縮小到80nm，左邊的縱坐標為，右邊的縱坐標為；可以看出，本發明的分裂槽柵
快閃記憶體，由於分裂槽柵結構的溝槽可以增大有效溝道長度，因此可以抑制源漏穿通效應和兩 位數據的串擾問題，提高柵長等比例縮小能力，分裂槽柵快閃記憶體的柵長可以縮小到80nm甚 至更小，而常規平面NROM的柵長最小只能縮小到130nm。因此，本發明所提出的分裂 槽柵快閃記憶體，在高密度、高速和低功耗的存儲應用中，有著明顯優勢和廣泛的前景。 5本發明製備分裂槽柵快閃記憶體的方法，包括下列步驟
步驟1:在p型體矽襯底上，溝道硼注入；澱積5nm 15nm 二氧化矽(Si02)、 100nm 200nm磷矽玻璃(PSG)和20nm 30nm氮化矽(Si3N4);柵版光刻，柵長為80 300nrn; 刻蝕形成Si3N4/PSG/Si02三層硬掩膜。
步驟2:首次採用第一種選擇腐蝕液(40%HF的氫氟酸溶液、40%NH4F的氟化氨溶 10液和水的混合溶液，這種溶液對PSG和Si02的腐蝕速率相同，而對矽和Si3N4近似不腐蝕)， 橫向腐蝕PSG和SiO2 30nm 40nm，形成自對準的PSG/Si02硬掩膜凹陷結構。凹陷結構的 橫向尺寸定義了溝槽的寬度。
步驟3:澱積多晶矽30nm 50nm，刻蝕多晶矽填充凹陷結構；再澱積Si3N4 15nm 20nm， RIE刻蝕形成側牆；有源區版光刻，刻蝕場區；澱積Si02並平坦化形成淺槽隔離。 15 歩驟4:溼法腐蝕Si3N4硬掩膜，刻蝕填充凹陷結構的多晶矽，再襯底矽30 60nm (這
個尺寸定義了溝槽的深度)，自對準形成溝槽。
步驟5:首次採用第二種選擇腐蝕液(氫氟酸溶液40y。HF和水的稀釋液，這種溶液對 PSG的腐蝕速率很快，對Si02的腐蝕速率較慢，而對矽和Si3N4近似不腐蝕)，腐蝕PSG
和下面的薄Si02，形成分裂槽柵結構的溝道。同時源漏區和場區上的Si02腐蝕很少。
20步驟6:犧牲氧化改善溝道表面質量，形成柵堆棧結構(熱生長隧穿氧化層3nm 4nm， 澱積氮化矽陷阱層4nm 5nm，澱積阻擋氧化層5nm 6nm);澱積多晶矽150nm 200nm， 摻雜注入磷、快速熱退火(RTP)激活，CMP平坦化，形成多晶矽控制柵。
歩驟7:腐蝕SiO2剩下約20nm作為注入的緩衝層，源漏注入砷，RTP退火激活雜質, 形成n+源和漏；去掉緩衝層。 25如圖4所示。圖4(a)—(h)所示的各剖面結構與該製備方法中的各步驟對應。 以下結合各附圖對該製備方法進行詳細說明-
歩驟h在p型體矽襯底上，溝道硼注入；澱積10nm的Si02、 150nrn的PSG和20nm
的SbN4;柵版光刻，版圖的柵長為80nm到250nm變化；刻蝕形成Si3N4/PSG/Si02三層硬
掩膜。形成的剖面結構如圖4(a)所示。
30步驟2:採用第一種選擇腐蝕液(40%HF的氫氟酸溶液、40%NH4F的氟化氨溶液和
水的混合溶液，這種溶液對PSG和Si02的腐蝕速率相同，而對矽和Si3N4近似不腐蝕)，
橫向腐蝕PSG和Si02約35nm，形成自對準的PSG/Si02硬掩膜凹陷結構。凹陷結構的橫 向尺寸定義了溝槽的寬度W。形成的剖面結構如圖4(b)所示。
步驟3:澱積多晶矽40nm，刻蝕多晶矽填充凹陷結構；再澱積Si3N4 15nm，刻蝕形成 側牆；形成的剖面結構如圖4(c)所示。有源區版光刻，刻蝕場區；澱積Si02並平坦化形成 5淺槽隔離；形成的剖面結構如圖4(d)所示。
步驟4:溼法腐蝕Si3N4硬掩膜，刻蝕填充凹陷結構的多晶矽，再刻蝕襯底矽40nm(溝 槽的深度H)，自對準形成溝槽。形成的剖面結構如圖4(e)所示(在這及以後的工藝流程的 剖面結構圖，只是畫出有源區的部分)。
步驟5:釆用第二種選擇腐蝕液(氫氟酸溶液40。/。HF和水的稀釋液，這種溶液對PSG 10的腐蝕速率很快，對和Si02的腐蝕速率較慢，而對矽和Si3N4近似不腐蝕)，腐蝕150nm 的PSG和下面的10nm的Si02，形成分裂槽柵結構的溝道。同時源漏區和場區上的Si02 腐蝕很少。形成的剖面結構如圖4(f)所示。
步驟6:犧牲氧化改善溝道表面質量；熱生長隧穿氧化層4nm，澱積氮化矽陷阱層4nm， 澱積阻擋氧化層6nm，形成柵堆棧結構；澱積多晶矽150nm，摻雜注入磷，快速熱退火(RTP) 15激活，平坦化，形成多晶矽控制柵。形成的剖面結構如圖4(g)所示。
步驟7:腐蝕SiO2剩下約20nm作注入緩衝層，源漏注入砷、RTP退火激活，形成結 深40nm的n+源和漏；去掉Si02緩衝層。形成的剖面結構如圖4(e)所示。
步驟8:進一步進行常規後續工藝，澱積低氧層，退火緻密，刻蝕引線孔，澱積金屬， 光刻、刻蝕形成金屬線，合金，鈍化。 20最後得到可以用於測試的分裂槽柵快閃記憶體，其溝槽的寬度為35rnn、深度為40mn， 隧穿氧化層為4nm、氮化矽陷阱層為4nm和阻擋氧化層為6nm， n+源和漏的結深為40nm; 其有效溝道長度Leff比柵長Lg大30nm。
以上通過詳細實施例描述了本發明所提供的分裂槽柵快閃記憶體及其製備方法，本領 域的技術人員應當理解，在不脫離本發明實質的範圍內，可以對本發明的結構做一定的變 25形或修改；其製備方法也不限於實施例中所公開的內容。
權利要求
1、一種分裂槽柵快閃記憶體，該快閃記憶體基於平面結構，溝道的上面為包括隧穿氧化層、氮化矽陷阱層和阻擋氧化層的柵堆棧結構，柵堆棧結構的上面為多晶矽控制柵，n+源和漏的表面與溝道中間的表面平行，其特徵在於溝道的兩端與n+源和漏之間各有一個完全相同的溝槽，溝槽的正下方包括一部分的溝道和一部分的n+源或漏，在溝道的區域形成分裂槽柵結構，器件的溝道由兩端的與溝槽對應的兩個非平面溝道和中間的平面溝道組成，多晶矽控制柵和柵堆棧結構完全覆蓋溝槽和溝道，多晶矽控制柵有兩個與溝槽對應的突出部。
2、 如權利要求1所述的分裂槽柵快閃記憶體，其特徵在於所述的溝槽的寬 度為30nm 40nm、深度為30nm 60nm。
3、如權利要求1或2所述的分裂槽柵快閃記憶體，其特徵在於所述n+源和 漏的結深與溝槽的深度相同。
4、如權利要求1所述的分裂槽柵快閃記憶體，其特徵在於所述的隧穿氧化層的厚度為3nm 4nm，所述的氮化矽陷阱層的厚度為4nm 5nm，所述的阻擋氧化 層的厚度為5nm 6nm。
5、 一種製備如權利要求1所述的分裂槽柵快閃記憶體的方法，其特徵在於-包括以下步驟1) 澱積二氧化矽、磷矽玻璃和氮化矽三層結構；柵版光刻；刻蝕氮化矽、磷 矽玻璃和二氧化矽，形成三層硬掩膜；2) 釆用第一種選擇腐蝕液一氫氟酸溶液、氟化氨溶液和水的混合液，同速率 20橫向腐蝕磷矽玻璃和二氧化矽，形成自對準的硬掩膜凹陷結構；3) 澱積、刻蝕多晶矽，填充凹陷結構；澱積、刻蝕氮化矽，形成側牆；有源 區版光刻，刻蝕場區，澱積二氧化矽並平坦化形成淺槽隔離；4) 溼法腐蝕氮化矽硬掩膜；刻蝕填充凹陷結構的多晶矽，再刻蝕襯底矽，自 對準形成溝槽； 5)釆用第二種選擇腐蝕液一氫氟酸溶液和水的稀釋液，腐蝕磷矽玻璃和下面的二氧化矽，形成分裂槽柵結構的溝道；6) 熱生長隧穿氧化層，澱積氮化矽陷阱層和阻擋氧化層，形成柵堆棧結構； 澱積多晶矽，摻雜注入磷、快速熱退火激活，平坦化，形成多晶矽控制柵；7) 腐蝕二氧化矽，源漏注入砷、退火激活，形成n+源和漏。
6、 如權利要求5所述的製備方法，其特徵在於，所述的步驟2)中，橫向腐蝕 磷矽玻璃和二氧化矽的尺寸為30nm 40nm。
7、 如權利要求5所述的製備方法，其特徵在於，所述的步驟4)中，刻蝕襯底 矽的尺寸為30nm 60nm。
8、 如權利要求5所述的製備方法，其特徵在於，所述的步驟6)中，熱生長的 隧穿氧化層的厚度為3nm 4nm，澱積的氮化矽陷阱層的厚度為4mn 5nm，澱積的 阻擋氧化層的厚度為5nm 6nm。
全文摘要
本發明提供了一種分裂槽柵快閃記憶體及其製備方法，屬於超大規模集成電路中的非揮發性半導體存儲器技術領域。該快閃記憶體基於平面結構，其溝道的兩端與n+源和漏之間，各有一個完全相同的溝槽，溝槽的正下方包括一部分的溝道和一部分的n+源或漏；溝道分為三個部分，溝道的兩端各有一個與溝槽對應的非平面溝道，溝道的中間為平面溝道，在溝道的區域形成分裂槽柵結構；多晶矽控制柵和柵堆棧結構完全覆蓋溝槽和溝道，多晶矽控制柵有兩個與溝槽對應的突出部；n+源和漏的結深與溝槽的深度相同。本發明可以提高柵長的等比例縮小能力，並提高編程注入效率、減小編程功耗。本發明製備方法與常規平面NORM快閃記憶體的製備方法完全兼容。
文檔編號H01L29/423GK101110449SQ20071010596
公開日2008年1月23日 申請日期2007年6月5日 優先權日2007年6月5日
發明者吳大可, 周發龍, 興 張, 如 黃 申請人:北京大學