一種用於同軸視控的解碼器的製作方法

2023-05-18 16:39:36

專利名稱：一種用於同軸視控的解碼器的製作方法
技術領域：
本發明涉及視頻通信領域，尤其是安防監控系統中的視頻控制。
背景技術：
視頻監控攝像機在安防監控領域具有非常重要的地位，是視頻監控中的主要設備。在實 際應用中，控制設備需要與攝像機進行實時的通信，通常該通信需要使用專門的通信線路， 如RS485， RS422等。同軸視控是一種將通信信號疊加在視頻信號之上，實現一起傳輸的通信 方式。將視頻信號連接至控制設備，控制設備將通信信號疊加在視頻信號的場消隱期間，攝 像機端裝有相應的解碼器，將通信信號解碼後，用於攝像機設備的控制。與傳統的通信方式 相比，該方法省去了專門的通信線路，節約了成本，提高了系統的可靠性。同軸視控技術在 國外應用較為廣泛，特別是歐洲，在國內也有視頻設備採用該技術。
同軸視控通常是單向通信方式，在控制設備端的編碼器，技術實現相對簡單，但是攝像 機端的解碼器，是同軸視控技術實現的關鍵，目前同軸視控解碼器基本採用硬體電路實現， 如疊加載波方式的同軸視控解碼器，其硬體電路實現是用分立器件載波調諧的方式來實現數 據解碼。這種方式受電路的影響較大，如會受到溫度的影響而導致誤碼率增加；對於不同的 協議，需要調整硬體電路參數，自適應性差。因此開發具有穩定可靠，自適應性強的解碼器 ，是同軸視控技術應用的一個關鍵因素。

發明內容
本發明的目的在於提供一種穩定可靠且自適應性強的同軸視控解碼器。 為了實現上述目標，本發明解決問題所採用的技術方案是採用基於數位訊號處理的嵌 入式系統，將視頻信號數位化，用數位訊號處理算法抽取疊加在視頻信號中的通信數據。在 數據採樣過程中，利用視頻同步分離器及邏輯電路，控制A/D轉換器，使得只採集視頻信號 中疊加有同軸視控協議載波部分的信號。通過數位訊號處理算法，嵌入式處理器能夠解碼出 疊加在視頻信號中的同軸視控的通信數據，並將數據傳給攝像機或下一級控制器。
所述的嵌入式系統包括嵌入式處理器、A/D轉換器、通信接口、時鐘發生器及存儲器等 。嵌入式處理器是整個系統的核心。A/D轉換器將視頻信號數位化後與嵌入式處理器接口，嵌入式處理器通過內部的DMA將數據採集成存儲器。通信接口用於將解碼後的數據輸出，該 接口可以與攝像機直接接口，或者與下一級的控制器接口。時鐘發生器一方面提供嵌入式處 理器時鐘源，另一方面還提供A/D轉換器的採樣時鐘。存儲器包括FLASH存儲器與SDRAM存儲 器兩部分，前者用於存儲程序，後者用於程序運行及數據存放。
所述的數據採樣，是利用視頻同步分離器和邏輯電路，產生A/D轉換器的使能信號，使 得數據採樣僅限於採集視頻信號中疊加有同軸視控協議載波部分的信號，這樣就大大減少了 數據的採集量，從而減輕嵌入式處理器的數據處理量，降低對存儲器容量的要求，提高了處 理效率。
所述的數位訊號處理算法是針對同軸視頻協議的一組程序集合，用於對採集進存儲器的 數據進行預處理及數據解碼等。對於不同的同軸視控協議只需開發相應的數位訊號處理算法 即可實現，無需調整外圍電路參數就能自適應各種不同的同軸視控協議。
本發明具有的有益效果是，採用嵌入式數字解決方案，相比傳統的硬體模擬電路解決方 案，受環境的影響小，更具有穩定可靠性。另一方面由於數據解碼依靠數位訊號處理算法， 不再依賴於硬體電路參數，對於不同的同軸視控協議，只需開發新的算法或者修改原有算法 即能實現，自適應性更強。系統電路採用集成電路，因此還具有集成度高，電路簡潔等特點 ，可以把本發明作為同軸視控應用的通用解碼器。


圖l是本發明的系統結構示意圖。 圖2是數位訊號處理算法流程圖。
圖中標號l嵌入式處理器，2時鐘發生器，3通信接口， 4 FLASH存儲器，5 SDRAM存儲 器，6視頻輸入，7視頻同步分離器，8邏輯電路，9 A/D轉換器，IO電源電路。
具體實施例方式
如圖1示，視頻輸入即為系統的輸入，輸出為解碼後的通信數據。視頻輸入分兩路，一 路連接A/D轉換器，另一路連接視頻同步分離器。視頻信號經過視頻同步分離器後得到視頻 信號的行場同步信號，邏輯電路根據該行場同步信號產生一個使能信號，該使能信號控制 A/D轉換器的數據採集。嵌入式處理器是本解碼器的核心，除了與A/D轉換器接口外，還包括 FLASH存儲器、SDRAM存儲器及通信接口等。嵌入式處理器對採集成存儲器的數據進行數字信 號處理，實現同軸視控信號的解碼，並將解碼出來的數據通過通信接口輸出。時鐘發生器分
4別與A/D轉換器與嵌入式處理器相連，電源電路為整個系統供電。
視頻輸入信號一般為複合視頻信號，模擬信號，輸入阻抗設計為75歐姆，使1.0uF的陶 瓷電容隔直後輸入。
視頻同步分離器主要是將複合視頻信號中的同步信號提取出來，該同步信號的提取可以 採用分立元件來檢測同步信號，也可以用集成晶片來實現，相比之下，採用集成晶片對於同 步信號的檢測更為可靠，本設計中採用NI公司的LM1881視頻同步分離器，能夠自動識別複合 視頻的制式，輸出視頻信號的行場同步信號，還包括奇偶場信號等。
邏輯電路以視頻信號的場同步信號為參考，輸出一個使能信號，該使能信號控制A/D轉 換器的數據採樣，同時該使能信號與疊加在視頻信號中的載波信號一致，由於不同的同軸視 控協議載波信號疊加在視頻信號的位置稍有不同，因此該使能信號比載波長度略長，以滿足 不同協議的應用。在本設計中，邏輯電路用CPLD實現，採用Xilinx公司的XC9532XL，該邏輯 電路的輸入信號是從LM1881的場同步信號，輸出信號是以場同步信號為參考， 一個寬度為 1.28ms的脈衝信號，相當於PAL制複合視頻，20行的寬度。
A/D轉換器採用8位數據精度，並口輸出，在本設計中採用ADI公司的AD9281 A/D轉換芯 片，晶片的第28引腳與邏輯電路產生的使能信號相連，只在信號使能的時候輸出數據。採樣 頻率為2. O腿z，該採樣頻率由載波頻率及數位訊號處理算法決定。
嵌入式處理器本解碼器的核心，不但負責採集由A/D轉換器過來的數據，還負責將這些 數據作進一步的數位訊號處理，將疊加在視頻數據上的通信數據解碼出來，並將這些數據通 過通信接口輸出。在本發明中採用高性能的數位訊號處理晶片ADSP-BF531作為嵌入式處理器 ，該處理器具有8位寬度的PPI總線，支持DMA方式，可以與A/D轉換器的輸出接口，異步串口 可以作為通信接口輸出解碼數據。同時該處理器還具有外部數據總線，可以連接FLASH存儲 器與SDRAM存儲器，以存儲和運行程序以及存放數據之用。內部大容量的高速緩存為快速的 數位訊號處理算法提供了可能性。
通過數位訊號處理算法實現對疊加在視頻信號中通信數據的解碼是本發明的一個關鍵。 在本設計中，對於疊加載波方式的同軸視控，採用的數位訊號處理算法如圖2所示，系統初 始化好後，數據採樣開始，視頻數據以幀的方式通過嵌入式處理器採集成存儲器，當採集好 一幀數據後，先用數字濾波器對整幀數據進行濾波，濾波的目的是儘量剔除載波信號以外的 成分，包括直流成分，同步脈衝等。由於不同的同軸視控協議疊加的載波位置稍有不同，因 此還需要載波定位，即對數據幀中載波的位置進行搜索，找出載波的起始點位置，然後用 FFT算法計算特徵載波的能量值，比較這些特徵載波能量值，就能解碼出各個比特位的信息。將整段載波進行解碼，即得到解碼後的數據，通過通信接口，將該數據輸出。
時鐘發生器主要給A/D轉換器與嵌入式處理器提供運行時鐘，其中A/D轉換器的輸入採樣
時鐘為2. 0腿z，嵌入式處理器的輸入時鐘為27. O腿z。
電源電路為系統提供電源，本設計中輸入電壓為7.5V，輸出電壓分別為5.0V和3.3V。 上述的具體實施方式
用來解釋說明本發明，而不是對本發明進行限制，在本發明權利要
求的保護範圍內，對本發明做出的任何修改和改變，都落入本發明的保護範圍。
權利要求
1.一種用於同軸視控的解碼器，其特徵在於採於基於數位訊號處理的嵌入式解決方案，將視頻信號數位化後採集進存儲器，由嵌入式數位訊號處理器分析處理，抽取出疊加於視頻信號的通信數據，實現同軸視控的解碼。根據權利要求1所述的用於同軸視控的解碼器，其特徵在於同軸視控的信號解碼採用數位訊號處理算法。根據權利要求1所述的用於同軸視控的解碼器，其特徵在於視頻信號數據採集是由視頻同步分離器與邏輯電路控制，只採集視頻信號中疊加有載波信號部分的數據。
全文摘要
本發明是一種用於同軸視控的解碼器。採用了數位訊號處理的嵌入式解決方案，利用視頻同步分離器與控制邏輯電路，將視頻信號中疊加有同軸視控載波信號部分通過A/D轉換器數位化後，採集進存儲器內部，再用數位訊號處理算法抽取出其中的通信數據，實現同軸視控的解碼。本解碼器兼容性好，能自適應各種同軸視控協議，電路穩定性好，受應用環境溫度影響小，此外還具有集成度高，電路簡潔等特點，可以作為同軸視控應用的通用解碼器。
文檔編號H04N7/10GK101568021SQ20091030260
公開日2009年10月28日 申請日期2009年5月25日 優先權日2009年5月25日
發明者潘亞君 申請人:潘亞君