速率匹配方法與裝置的製作方法
2023-05-02 06:30:06
專利名稱：速率匹配方法與裝置的製作方法
技術領域：
本發明涉及通信技術領域，尤其涉及一種速率匹配方法與裝置。
背景技術：
在無線通信系統中，為了提高傳輸過程的抗幹擾性能，需要採用合適的信道編碼技術對傳輸的比特序列進行編碼，比如，在長期演進(LTE，Long TermEvolution)協議中，信道編碼器就採用了 Turbo編碼技術。在信道編碼器對比特序列進行編碼後，接下來需要進行信道編碼器輸出的比特序列與物理信道相匹配的速率匹配操作，具體地，速率匹配可以通過對比特序列進行交織、打孔或者重複等操作，以保證通過速率匹配操作後的比特序列長度與預先設置的物理信道所能支持的比特序列長度相匹配。現有技術中提供的針對信道編碼器輸出的並行比特序列進行速率匹配的示意圖如圖1所示，在圖1中，首先需要利用並/串轉換器1 N分別對信道編碼器輸出的N個並行比特序列進行轉換，以將並行傳輸的比特序列轉換為串行傳輸的比特序列，其後，對串行傳輸的比特序列執行串行交織、緩存的操作，以使串行交織後得到的比特序列存儲到緩存區中等待輸出，最後，在需要從緩存區中輸出長度與預先設置的物理信道所能支持的比特序列長度匹配一致的比特序列時，在讀取過程中，將緩存區中存儲的比特序列中的無效數據(即在對比特序列進行交織時所設置的 元)從比特序列中刪除後，只對比特序列中剩餘的有效數據進行輸出，從而實現整個速率匹配過程。採用現有技術中提供的如圖1所示的速率匹配過程存在的缺陷在於由於為了區分有效數據和啞元，需要分別為其設置標識位，這就使得比特序列對緩存區存儲空間的需求量較大，此外，從緩存區中輸出比特序列時所執行的對 元刪除的操作會導致整個速率匹配過程的效率較低。
發明內容
本發明實施例提供一種速率匹配方法及裝置，用以解決現有技術中存在的比特序列對緩存區存儲空間的需求量較大，以及執行對 元刪除的操作導致整個速率匹配過程效率較低的問題。本發明實施例採用以下技術方案—種速率匹配方法，包括分別確定信道編碼器輸出的各個比特序列的長度，並根據確定的長度和預設的數據矩陣列數，將各個比特序列轉換為相應的數據矩陣；利用預設的交織圖樣，分別對轉換得到的各個數據矩陣進行交織，並將交織後的各個數據矩陣分別轉換為交織後的各個比特序列；識別交織後的各個比特序列中包含的有效數據，並將識別出的有效數據存儲到緩存區；以及根據預設的物理信道所能支持的比特序列長度所包含的有效數據個數，從緩存區中讀取所述個數的有效數據進行傳輸。較佳地，分別對轉換得到的各個數據矩陣進行並行交織。較佳地，將識別出的有效數據存儲到緩存區具體包括根據識別出的各個比特序列中的有效數據，確定有效數據構成的各個有效比特序列的長度；根據各個有效比特序列的長度，從所述緩存區中分別確定存儲有效比特序列的各個存儲地址；將各個有效比特序列並行存儲到確定的各個存儲地址指示的存儲空間中。較佳地，方法還可以包括確定啞元在交織後的各個比特序列中的位置信息，並根據所述位置信息、以及從所述緩存區中讀取數據的預設第一起始位置信息和第一循環結束位置信息，確定從所述緩存區中讀取有效數據的第二起始位置信息和第二循環結束位置信息；以及根據預設的物理信道所能支持的比特序列長度所包含的有效數據個數，從緩存區中讀取所述個數的有效數據進行傳輸，具體為以所述第二起始位置信息指示的存儲地址中存儲的有效數據作為讀取的第一個有效數據，以所述第二循環結束位置信息指示的存儲地址中存儲的有效數據作為讀取的最後一個有效數據，從所述第一個有效數據開始，從所述緩存區中順序讀取有效數據進行傳輸；比較讀取的有效數據的個數與所述預設的物理信道所能支持的比特序列長度所包含的有效數據個數；在比較結果為讀取的有效數據的個數小於所述預設的物理信道所能支持的比特序列長度所包含的有效數據個數時，按照以所述緩存區的起始地址中存儲的有效數據作為一次循環讀取過程中讀取的第一個有效數據， 以所述第二循環結束位置信息指示的存儲地址中存儲的有效數據作為一次循環讀取過程中讀取的最後一個有效數據的方式，從所述緩存區中按順序依次循環讀取有效數據進行傳輸，直至讀取的有效數據的總個數與所述預設的物理信道所能支持的比特序列長度所包含的有效數據個數一致；在比較結果為讀取的有效數據的個數等於所述預設的物理信道所能支持的比特序列長度所包含的有效數據個數時，停止對有效數據的讀取。較佳地，從緩存區中讀取所述個數的有效數據進行傳輸具體為將讀取的所述個數的有效數據拼接成多個符合預設比特序列長度的比特序列進行並行傳輸。一種速率匹配裝置，包括長度確定單元，用於分別確定信道編碼器輸出的各個比特序列的長度；轉換單元，用於根據預設的數據矩陣列數和長度確定單元確定的長度，將各個比特序列轉換為相應的數據矩陣；交織單元，用於利用預設的交織圖樣，分別對轉換單元轉換得到的各個數據矩陣進行交織，並將交織後的各個數據矩陣分別轉換為交織後的各個比特序列；存儲單元，用於識別交織單元得到的交織後的各個比特序列中包含的有效數據， 並將識別出的有效數據存儲到緩存區；傳輸單元，用於根據預設的物理信道所能支持的比特序列長度所包含的有效數據個數，從存儲單元存儲到緩存區中的有效數據中讀取所述個數的有效數據進行傳輸。較佳地，所述交織單元具體用於分別對轉換得到的各個數據矩陣進行並行交織。較佳地，所述存儲單元具體包括識別模塊，用於識別交織單元得到的交織後的各個比特序列中包含的有效數據；長度確定模塊，用於根據識別模塊識別出的各個比特序列中的有效數據，確定有效數據構成的各個有效比特序列的長度；地址確定模塊，根據長度確定模塊確定的各個有效比特序列的長度，從所述緩存區中分別確定存儲有效比特序列的各個存儲地址；存儲模塊，用於將各個有效比特序列並行存儲到地址確定模塊確定的各個存儲地址指示的存儲空間中。較佳地，該裝置還包括第一確定單元，用於確定啞元在交織後的各個比特序列中的位置信息；第二確定單元，用於根據第一確定單元確定的位置信息、從所述緩存區中讀取數據的預設第一起始位置信息和第一循環結束位置信息，確定從所述緩存區中讀取有效數據的第二起始位置信息和第二循環結束位置信息；以及所述傳輸單元具體包括第一傳輸模塊，用於以第二確定單元確定的第二起始位置信息指示的存儲地址中存儲的有效數據作為讀取的第一個有效數據，以所述第二循環結束位置信息指示的存儲地址中存儲的有效數據作為讀取的最後一個有效數據，從所述第一個有效數據開始，從所述緩存區中依次順序讀取有效數據進行傳輸；比較模塊，用於比較第一傳輸模塊讀取的有效數據的個數與所述預設的物理信道所能支持的比特序列的有效數據個數；第二傳輸模塊，用於在比較模塊得到的比較結果為第一傳輸模塊讀取的有效數據的個數小於所述預設的物理信道所能支持的比特序列的有效數據個數時，按照所述緩存區的起始地址中存儲的有效數據作為一次循環讀取過程中讀取的第一個有效數據，以所述第二循環結束位置信息指示的存儲地址中存儲的有效數據作為一次循環讀取過程中讀取的最後一個有效數據的方式，從所述緩存區中按順序依次循環讀取有效數據進行傳輸，直至第一傳輸模塊與第二傳輸模塊讀取的有效數據的總個數與所述預設的物理信道所能支持的比特序列長度所包含的有效數據個數一致； 停止讀數執行模塊，用於在比較模塊得到的比較結果為讀取的有效數據的個數等於所述預設的物理信道所能支持的比特序列長度所包含的有效數據個數時，停止所述裝置對有效數據的讀取。較佳地，所述傳輸單元具體用於將讀取的所述個數的有效數據拼接成多個符合預設比特序列長度的比特序列進行並行傳輸。本發明實施例的有益效果如下本發明實施例通過識別交織後的各個比特序列中的有效數據，並將有效數據進行存儲，從而通過省略了對 元進行存儲的操作，解決了現有技術中存在的比特序列對緩存區存儲空間的需求量較大的問題，同時，由於本發明實施例提供的方案沒有將 元存儲到緩存區中，因此後續在對有效數據進行讀取時，無需再執行對 元的刪除操作，因此提高了速率匹配過程的效率。
圖1為現有技術中提供的針對信道編碼器輸出的並行比特序列進行速率匹配的示意圖；圖加為本發明實施例提供的一種速率匹配方法的具體流程示意圖；圖2b為按照現有技術提供的存儲方案所存儲的部分比特序列的示意圖；圖2c為按照本發明實施例提供過的方案所存儲的部分比特序列的示意圖；圖3為本發明實施例中實現速率匹配的一種裝置結構示意圖；圖4為本發明實施例中基於圖3所示的裝置結構實現速率匹配的具體流程示意圖；圖5為本發明實施例提供的速率匹配方法的簡化流程示意圖；圖6為本發明實施例提供的一種速率匹配裝置的具體結構示意圖。
具體實施例方式在背景技術中已提到，在現有技術中，在將交織後的比特序列存儲到緩存區時，會對有效數據和對比特序列進行交織時所設置的 元一併進行存儲，因此這就導致後續在從緩存區中讀取有效數據時，還需要對讀取的比特序列執行刪除 元的操作，從而導致整個速率匹配過程的效率較低。針對現有技術中存在的上述問題，申請人通過研究發現，由於在速率匹配過程中引入 元的目的僅在於對比特序列轉換為的數據矩陣進行補位，而速率匹配過程的其他步驟中將不會再利用到 元，也就是說，在速率匹配過程中執行存儲 元以及後續在讀取有效數據時執行對啞元的刪除操作只會增大整個速率匹配過程中的資源開銷，而不會影響速率匹配過程的有效實施，因此，申請人考慮在對比特序列進行存儲時，只對有效數據進行存儲而不對現元進行存儲，這樣既能夠減少對緩存區存儲空間的需求，又能夠避免在對有效數據進行讀取時需執行刪除 元的操作而導致速率匹配過程效率較低的問題。為此，本發明實施例首先提供一種速率匹配方法，用以解決現有技術中存在的比特序列對緩存區存儲空間的需求量較大，以及執行對 元刪除的操作導致整個速率匹配過程效率較低的問題，該方法的具體流程示意圖如圖加所示，包括以下步驟步驟21，分別確定信道編碼器輸出的各個比特序列的長度，並根據確定的長度和預設的數據矩陣列數，將各個比特序列轉換為相應的數據矩陣，比如，若信道編碼器輸出的一個比特序列的長度為32，預設的數據矩陣列數為32，那麼可以將該比特序列轉換為一個 1行32列共包含32個元素的數據矩陣，該數據矩陣中每個元素可以用於表示比特序列中一個比特的數據，而若信道編碼器輸出的一個比特序列的長度為33，則根據該預設的數據矩陣列數32，可以將該長度為33的比特序列轉換為一個2行32列共包含32X2個元素的數據矩陣，由於該長度為33的比特序列中包含的有效數據只對應32X2個元素中的33的元素，因此，該矩陣第1行第1列的元素至第1行第31列的元素可以設置為啞元，而第1行第 32列的元素至第2行第32列的元素則為有效數據，需要說明的是，在如圖1所示的現有技術中，在將比特序列轉換為數據矩陣時，首先要通過並/串轉換器將多個並行傳輸的比特序列轉換為一個串行傳輸的比特序列，考慮到這樣的「並/串」轉換操作會耗費一定的處理時間與資源，本發明實施例中，可以不對多個並行傳輸的比特序列進行「並/串」轉換，而可以直接執行將多個並行傳輸的比特序列並行轉換為數據矩陣；步驟22，利用預設的交織圖樣，分別對轉換得到的各個數據矩陣進行交織，並將交織後的各個數據矩陣分別轉換為交織後的各個比特序列，在本發明實施例中，若考慮到提高速率匹配的效率，在對轉換得到的各個數據矩陣進行交織時，可以採用並行交織的方式， 實現對轉換得到的各個數據矩陣並行的交織，從而得到交織後的各個數據矩陣； 步驟23，識別交織後的各個比特序列中的有效數據元，並將識別的各個比特序列中的有效數據存儲到緩存區，在本發明實施例中，可以直接將識別出的各個比特序列中的有效數據存儲到緩存區中，也可以先針對交織後的各個比特序列確定相應的存儲地址後， 再將有效數據存儲到確定的相應的存儲地址指示的存儲空間中，具體地，在對有效數據進行存儲時，可以先根據交織後的各個比特序列中的有效數據，確定有效數據構成的各個有效比特序列的長度，然後，再根據各個有效比特序列的長度，從緩存區中分別確定存儲有效比特序列的各個存儲地址，最後，再將各個有效比特序列並行存儲到確定的各個存儲地址指示的存儲空間中； 步驟M，根據預設的物理信道所能支持的比特序列長度所包含的有效數據個數， 從緩存區中讀取所述個數的有效數據進行傳輸，具體地，可以採用串行傳輸的方式，將讀取的有效數據進行串行傳輸，也可以採用並行傳輸的方式，將讀取的有效數據拼接成多個符合預設比特序列長度的比特序列進行並行傳輸。根據本發明實施例提供的該方法可以看出，與現有技術中不區分有效數據與 元，而直接對有效數據和 元一併進行存儲的方案相比，由於本發明實施例提供的方案在對比特序列進行存儲時，通過對有效數據的識別，只將有效數據存儲到緩存區中，省略了將現元存儲到緩存區中的操作，從而採用本發明實施例提供的該方法能夠減小在對比特序列進行存儲時對緩存區的需求，並且，由於沒有將啞元存儲到緩存區中，因此，後續在對緩存區內的有效數據進行讀取時，無需再執行對 元進行刪除的操作，從而能夠簡化速率匹配流程，提高速率匹配的效率，降低速率匹配流程的複雜度，同時，在本發明實施例中，還可以採用將信道編碼器並行輸出的各個比特序列並行轉換為數據矩陣的方式，以及對轉換得到的各個數據矩陣進行並行交織的方式，從而可以進一步提高速率匹配過程的效率。此外，前文提到 元對於整個速率匹配過程的作用僅在於對數據矩陣進行補位，而對後續的有效數據的存儲和讀取只會產生浪費處理資源的效果，因此，本發明實施例中對啞元不進行存儲的方案不會影響速率匹配過程的有效實現。另一方面，由於本發明實施例提供的該方案在速率匹配過程中省略了對 元的存儲、刪除的處理，因此，整個速率匹配過程的時間較小，比特序列的處理吞吐率較高，邏輯電路資源的佔用量也較小。此外，根據現行協議(3GPP TS 36. 212 V8. 6. 0第5. 1. 4. 1. 2節)，在從緩存區中讀取數據時，需要指定讀取數據的第一起始位置信息和第一循環結束位置信息，從而在讀取數據時，可以按照循環讀取第一起始位置信息與第一循環結束位置信息所共同指示的存儲空間中存儲的數據的方式，循環對數據進行讀取，直至讀取的有效數據拼接成預設的物理信道所能支持的比特序列長度的比特序列。然而，現有技術中指定的該第一起始位置信息和第一循環結束位置信息是針對對啞元進行了存儲的情況，而本發明實施例中，由於在存儲比特序列時，不再對 元進行存儲，因此，當需要指定讀取數據的第一起始位置信息和第一循環結束位置信息時，還需要對指定的這兩個信息進行轉化。具體地，在本發明實施例中，可以對 元在交織後的各個比特序列中的位置信息進行確定，並根據確定的位置信息以及從緩存區中讀取數據的預設第一起始位置信息和第一循環結束位置信息，確定從緩存區中讀取有效數據的第二起始位置信息和第二循環結束位置信息，比如，假設按照現有技術提供的比特序列的存儲方案，緩存區中存儲的部分比特序列如圖2b所示，該圖2b中，第3 個存儲地址對應的存儲空間所存儲的數據為 元，若當前的第一起始位置信息所指示的存儲地址恰好為啞元所在存儲空間的存儲地址，則在現有技術中，在讀取數據時，會自動地以該啞元的下一存儲地址即「3」這個數據所在的存儲空間的存儲地址信息作為該第一起始位置信息，假設第一循環結束位置信息為「5」所在的存儲空間的存儲地址，則在一次循環中， 需要從第四個存儲地址開始，一直讀取到「5」所在的第六個存儲地址指示的存儲空間，因此依次讀取的有效數據為「3」、「4」、「5」 ；而在本發明實施例中，由於緩存區中已沒有存儲啞元，因此，緩存區中存儲的該部分比特序列應該如如圖2c所示，在圖2c中，由於第三個存儲地址中沒有存儲啞元，因此應該以表2中位於第三個存儲地址指示的存儲空間中的「3」作為讀取的第一個數據，而而根據本發明實施例提供的方案，則應該是以第三個存儲地址開始(當前的第三個存儲地址即為第二起始位置信息所指示的存儲地址)，一直讀取到第五個存儲地址(當前的第五個存儲地址即為第二循環結束位置信息所指示的存儲地址)，因此讀取到的有效數據也為「 3 」、「 4 」、「 5 」。在確定出第二起始位置信息和第二循環結束位置信息後，從緩存區中讀取有效數據拼接成預設的物理信道所能支持的比特序列長度的比特序列具體可以為以第二起始位置信息指示的存儲地址中存儲的有效數據作為讀取的第一個有效數據，以第二循環結束位置信息指示的存儲地址中存儲的有效數據作為讀取的最後一個有效數據的方式，從第一個有效數據開始，從緩存區中按順序依次讀取有效數據；比較讀取的有效數據的個數與預設的物理信道所能支持的比特序列長度所包含的有效數據個數；在比較結果為讀取的有效數據的個數小於所述預設的物理信道所能支持的比特序列長度所包含的有效數據個數時，按照以緩存區中的起始地址中存儲的有效數據作為一次循環讀取過程中讀取的第一個有效數據，以第二循環結束位置信息指示的存儲地址中存儲的有效數據作為一次循環讀取過程中讀取的最後一個有效數據的方式，從緩存區中按順序依次循環讀取有效數據進行傳輸， 直至讀取的有效數據的總個數與所述預設的物理信道所能支持的比特序列長度所包含的有效數據個數一致；而在比較結果為讀取的有效數據的個數等於所述預設的物理信道所能支持的比特序列長度所包含的有效數據個數時，停止對有效數據的讀取。以下以本發明實施例提供的該方法在實際中的應用為例，詳細說明本發明實施例提供的該方案的實際應用流程，在實際應用中，可以利用如圖3所示的裝置，實現對信道編碼器輸出的並行比特序列進行速率匹配。在圖3中，並行輸出的比特序列包括系統比特流、檢驗比特流0、檢驗比特流1，該些並行輸出的比特序列可以輸出到圖中的並行交織輸入控制器中，該並行交織輸入控制器的作用主要有三個一、分別確定信道編碼器輸出的各個比特序列的長度K(一般地，K的範圍為44到 6184)，並根據確定的長度K和預設的數據矩陣列數NULL，將各個比特序列並行轉換為相應的數據矩陣，以及利用預設的交織圖樣，對轉換得到的各個數據矩陣進行並行交織，得到交織後的各個數據矩陣，並將交織後的各個數據矩陣分別轉換為交織後的各個比特序列；二、並行交織輸入控制器還可以用於根據交織後的各個比特序列中的有效數據， 確定有效數據構成的各個有效比特序列的長度，並根據各個有效比特序列的長度，從圖中的「循環緩衝區分布式RAM組」(即本發明實施例中所述的緩存區)中分別確定存儲有效比特序列的各個存儲地址；三、並行交織輸入控制器還可以進一步用於確定啞元在交織後的各個比特序列中的位置信息，並根據啞元的位置信息以及緩存區中讀取數據的預設第一起始位置信息h和第一循環結束位置信息N。b，確定從緩存區中讀取有效數據的第二起始位置信息Ic1和第二循環結束位置信息Nn。b。在並行交織輸入控制器對比特序列進行上述處理後，就可以由並行輸出控制器根據預設的物理信道所能支持的比特序列長度E，從緩存區中讀取有效數據拼接成各個長度分別為E的比特序列，特別地，當協議指定了 1 和N。b時，並行交織輸入控制器還可以具體根據並行交織輸入控制器確定的h和Nn。b來確定需進行讀取的數據，並對確定的數據進行循環讀取。在對數據進行循環讀取的同時，需要進行並行的有效數據拼接，將讀取的數據並行拼接成長度為E的各個比特序列後進行輸出。
以下結合附圖4，詳細說明基於如圖3所示的各裝置進行速率匹配的具體流程，可以包括以下步驟步驟41，信道編碼器輸出並行比特序列到並行交織輸入控制器；步驟42，並行交織輸入控制器根據各個比特序列的長度K以及預設的數據矩陣列數NULL，執行對數據矩陣行數的計算，並將各個比特序列並行轉換為相應的數據矩陣，以及利用預設的交織圖樣，對轉換得到的各個數據矩陣進行並行交織，得到交織後的各個數據矩陣，並將交織後的各個數據矩陣分別轉換為交織後的各個比特序列，同時，並行交織輸入控制器還可以計算出有效數據的並行交織地址；並行交織輸入控制器根據交織後的各個比特序列中的有效數據，確定有效數據構成的各個有效比特序列的長度，並根據各個有效比特序列的長度，從圖中的「循環緩衝區分布式RAM組」(即本發明實施例中所述的緩存區)中分別確定存儲有效比特序列的各個存儲地址，並將有效數據寫入到循環緩衝區分布式RAM 組中，同時，並行交織輸入控制器還可以確定h和循環結束位置Nn。b ；步驟43，並行交織輸入控制器實時將有效數據寫入到對應的RAM組中，並檢測有效數據是否存儲完畢，當將有效數據存儲完畢時，執行步驟44，否則，繼續執行步驟43中將有效數據寫入到循環緩衝區分布式RAM組中的操作；步驟44，並行輸出控制器根據Ic1和Nn。b確定從循環緩衝區分布式RAM組讀取有效數據時的地址信息，並依次讀取有效數據；步驟45，根據預設的並行輸出比特序列的長度，將讀取到的有效數據拼接成該預設的並行輸出比特序列的長度的多個比特序列進行並行輸出；步驟46，判斷步驟45中輸出的並行輸出的比特序列的總長度是否與預設的物理信道所能支持的比特序列長度E相匹配，在判斷結果為時是，產生速率匹配停止標誌，並執行停止對有效數據讀取的操作，流程結束，而在判斷結果為否時，繼續執行步驟44。具體地，本發明實施例提供的速率匹配方法的簡化流程示意圖還可以如圖5所示。比較現有技術中採用的如圖1所示的對比特序列進行速率匹配的示意圖與本發明實施例提供的速率匹配方法的示意圖可知，由於本發明實施例提供的該方案能夠對比特序列進行並行處理(包括將比特序列並行轉換為數據矩陣、並行對數據矩陣進行交織、對讀取的有效數據進行並行拼接等)，因此可以大大提高速率匹配的效率。本發明實施例還提供一種速率匹配裝置，該裝置的具體結構示意圖如圖6所示， 包括以下功能單元長度確定單元61，用於分別確定信道編碼器輸出的各個比特序列的長度；轉換單元62，用於根據預設的數據矩陣列數和長度確定單元61確定的長度，將各個比特序列轉換為相應的數據矩陣；交織單元63，用於利用預設的交織圖樣，分別對轉換單元62轉換得到的各個數據矩陣進行交織，並將交織後的各個數據矩陣分別轉換為交織後的各個比特序列；存儲單元64，用於識別交織單元63得到的交織後的各個比特序列中包含的有效數據，並將識別出的有效數據存儲到緩存區；傳輸單元65，用於根據預設的物理信道所能支持的比特序列長度所包含的有效數據個數，從存儲單元64存儲到緩存區中的有效數據中讀取所述個數的有效數據進行傳輸。較佳地，交織單元可以具體用於分別對轉換得到的各個數據矩陣進行並行交織。
較佳地，對應於存儲單元功能的一種實現方式，可以將存儲單元具體劃分為識別模塊，用於識別交織單元得到的交織後的各個比特序列中包含的有效數據；長度確定模塊， 用於根據識別模塊識別出的各個比特序列中的有效數據，確定有效數據構成的各個有效比特序列的長度；地址確定模塊，根據長度確定模塊確定的各個有效比特序列的長度，從所述緩存區中分別確定存儲有效比特序列的各個存儲地址；存儲模塊，用於將各個有效比特序列並行存儲到地址確定模塊確定的各個存儲地址指示的存儲空間中。較佳地，本發明實施例提供的該裝置還可以包括第一確定單元，用於確定啞元在交織後的各個比特序列中的位置信息；第二確定單元，用於根據第一確定單元確定的位置信息、從緩存區中讀取數據的預設第一起始位置信息和第一循環結束位置信息，確定從緩存區中讀取有效數據的第二起始位置信息和第二循環結束位置信息；以及傳輸單元具體可以包括第一傳輸模塊，用於以第二確定單元確定的第二起始位置信息指示的存儲地址中存儲的有效數據作為讀取的第一個有效數據，以第二循環結束位置信息指示的存儲地址中存儲的有效數據作為讀取的最後一個有效數據，從第一個有效數據開始，從緩存區中依次順序讀取有效數據進行傳輸；比較模塊，用於比較第一傳輸模塊讀取的有效數據的個數與所述預設的物理信道所能支持的比特序列的有效數據個數；第二傳輸模塊，用於在比較模塊得到的比較結果為第一傳輸模塊讀取的有效數據的個數小於預設的物理信道所能支持的比特序列的有效數據個數時，按照緩存區的起始地址中存儲的有效數據作為一次循環讀取過程中讀取的第一個有效數據，以第二循環結束位置信息指示的存儲地址中存儲的有效數據作為一次循環讀取過程中讀取的最後一個有效數據的方式，從緩存區中按順序依次循環讀取有效數據進行傳輸，直至第一傳輸模塊與第二傳輸模塊讀取的有效數據的總個數與預設的物理信道所能支持的比特序列長度所包含的有效數據個數一致；停止讀數執行模塊，用於在比較模塊得到的比較結果為讀取的有效數據的個數等於預設的物理信道所能支持的比特序列長度所包含的有效數據個數時，停止該速率匹配裝置對有效數據的讀取操作。此外，為了提高傳輸效率，傳輸單元還可以用於將讀取的所述個數的有效數據拼接成多個符合預設比特序列長度的比特序列進行並行傳輸。顯然，本領域的技術人員可以對本發明進行各種改動和變型而不脫離本發明的精神和範圍。這樣，倘若本發明的這些修改和變型屬於本發明權利要求及其等同技術的範圍之內，則本發明也意圖包含這些改動和變型在內。
權利要求
1.一種速率匹配方法，其特徵在於，包括分別確定信道編碼器輸出的各個比特序列的長度，並根據確定的長度和預設的數據矩陣列數，將各個比特序列轉換為相應的數據矩陣；利用預設的交織圖樣，分別對轉換得到的各個數據矩陣進行交織，並將交織後的各個數據矩陣分別轉換為交織後的各個比特序列；識別交織後的各個比特序列中包含的有效數據，並將識別出的有效數據存儲到緩存區；以及根據預設的物理信道所能支持的比特序列長度所包含的有效數據個數，從緩存區中讀取所述個數的有效數據進行傳輸。
2.如權利要求1所述的方法，其特徵在於，分別對轉換得到的各個數據矩陣進行並行交織。
3.如權利要求1所述的方法，其特徵在於，將識別出的有效數據存儲到緩存區具體包括根據識別出的各個比特序列中的有效數據，確定有效數據構成的各個有效比特序列的長度；根據各個有效比特序列的長度，從所述緩存區中分別確定存儲有效比特序列的各個存儲地址；將各個有效比特序列並行存儲到確定的各個存儲地址指示的存儲空間中。
4.如權利要求1所述的方法，其特徵在於，還包括確定 元在交織後的各個比特序列中的位置信息，並根據所述位置信息、以及從所述緩存區中讀取數據的預設第一起始位置信息和第一循環結束位置信息，確定從所述緩存區中讀取有效數據的第二起始位置信息和第二循環結束位置信息；以及根據預設的物理信道所能支持的比特序列長度所包含的有效數據個數，從緩存區中讀取所述個數的有效數據進行傳輸，具體為以所述第二起始位置信息指示的存儲地址中存儲的有效數據作為讀取的第一個有效數據，以所述第二循環結束位置信息指示的存儲地址中存儲的有效數據作為讀取的最後一個有效數據，從所述第一個有效數據開始，從所述緩存區中順序讀取有效數據進行傳輸；比較讀取的有效數據的個數與所述預設的物理信道所能支持的比特序列長度所包含的有效數據個數；在比較結果為讀取的有效數據的個數小於所述預設的物理信道所能支持的比特序列長度所包含的有效數據個數時，按照以所述緩存區的起始地址中存儲的有效數據作為一次循環讀取過程中讀取的第一個有效數據，以所述第二循環結束位置信息指示的存儲地址中存儲的有效數據作為一次循環讀取過程中讀取的最後一個有效數據的方式，從所述緩存區中按順序依次循環讀取有效數據進行傳輸，直至讀取的有效數據的總個數與所述預設的物理信道所能支持的比特序列長度所包含的有效數據個數一致；在比較結果為讀取的有效數據的個數等於所述預設的物理信道所能支持的比特序列長度所包含的有效數據個數時，停止對有效數據的讀取。
5.如權利要求1所述的方法，其特徵在於，從緩存區中讀取所述個數的有效數據進行傳輸具體為將讀取的所述個數的有效數據拼接成多個符合預設比特序列長度的比特序列進行並行傳輸。
6.一種速率匹配裝置，其特徵在於，包括長度確定單元，用於分別確定信道編碼器輸出的各個比特序列的長度； 轉換單元，用於根據預設的數據矩陣列數和長度確定單元確定的長度，將各個比特序列轉換為相應的數據矩陣；交織單元，用於利用預設的交織圖樣，分別對轉換單元轉換得到的各個數據矩陣進行交織，並將交織後的各個數據矩陣分別轉換為交織後的各個比特序列；存儲單元，用於識別交織單元得到的交織後的各個比特序列中包含的有效數據，並將識別出的有效數據存儲到緩存區；傳輸單元，用於根據預設的物理信道所能支持的比特序列長度所包含的有效數據個數，從存儲單元存儲到緩存區中的有效數據中讀取所述個數的有效數據進行傳輸。
7.如權利要求6所述的裝置，其特徵在於，所述交織單元具體用於分別對轉換得到的各個數據矩陣進行並行交織。
8.如權利要求6所述的裝置，其特徵在於，所述存儲單元具體包括識別模塊，用於識別交織單元得到的交織後的各個比特序列中包含的有效數據； 長度確定模塊，用於根據識別模塊識別出的各個比特序列中的有效數據，確定有效數據構成的各個有效比特序列的長度；地址確定模塊，根據長度確定模塊確定的各個有效比特序列的長度，從所述緩存區中分別確定存儲有效比特序列的各個存儲地址；存儲模塊，用於將各個有效比特序列並行存儲到地址確定模塊確定的各個存儲地址指示的存儲空間中。
9.如權利要求6所述的裝置，其特徵在於，還包括第一確定單元，用於確定 元在交織後的各個比特序列中的位置信息； 第二確定單元，用於根據第一確定單元確定的位置信息、從所述緩存區中讀取數據的預設第一起始位置信息和第一循環結束位置信息，確定從所述緩存區中讀取有效數據的第二起始位置信息和第二循環結束位置信息；以及所述傳輸單元具體包括第一傳輸模塊，用於以第二確定單元確定的第二起始位置信息指示的存儲地址中存儲的有效數據作為讀取的第一個有效數據，以所述第二循環結束位置信息指示的存儲地址中存儲的有效數據作為讀取的最後一個有效數據，從所述第一個有效數據開始，從所述緩存區中依次順序讀取有效數據進行傳輸；比較模塊，用於比較第一傳輸模塊讀取的有效數據的個數與所述預設的物理信道所能支持的比特序列的有效數據個數；第二傳輸模塊，用於在比較模塊得到的比較結果為第一傳輸模塊讀取的有效數據的個數小於所述預設的物理信道所能支持的比特序列的有效數據個數時，按照所述緩存區的起始地址中存儲的有效數據作為一次循環讀取過程中讀取的第一個有效數據，以所述第二循環結束位置信息指示的存儲地址中存儲的有效數據作為一次循環讀取過程中讀取的最後一個有效數據的方式，從所述緩存區中按順序依次循環讀取有效數據進行傳輸，直至第一傳輸模塊與第二傳輸模塊讀取的有效數據的總個數與所述預設的物理信道所能支持的比特序列長度所包含的有效數據個數一致；停止讀數執行模塊，用於在比較模塊得到的比較結果為讀取的有效數據的個數等於所述預設的物理信道所能支持的比特序列長度所包含的有效數據個數時，停止所述裝置對有效數據的讀取。
10.如權利要求6所述的裝置，其特徵在於，所述傳輸單元具體用於將讀取的所述個數的有效數據拼接成多個符合預設比特序列長度的比特序列進行並行傳輸。
全文摘要
本發明公開了一種速率匹配方法與裝置，用以解決現有技術中存在的比特序列對緩存區存儲空間的需求量較大，以及執行對啞元刪除的操作導致整個速率匹配過程效率較低的問題。其中，方法包括分別確定信道編碼器輸出的各個比特序列的長度，並根據確定的長度和預設的數據矩陣列數，將各個比特序列轉換為相應的數據矩陣；利用預設的交織圖樣，分別對轉換得到的各個數據矩陣進行交織，並將交織後的各個數據矩陣分別轉換為交織後的各個比特序列；識別交織後的各個比特序列中包含的有效數據，並將識別出的有效數據存儲到緩存區；以及根據預設物理信道所能支持的比特序列長度所包含的有效數據個數，從緩存區中讀取所述個數的有效數據傳輸。
文檔編號H04L1/00GK102255687SQ20101018440
公開日2011年11月23日 申請日期2010年5月17日 優先權日2010年5月17日
發明者錢俊偉, 陳石磊, 馬傑 申請人:中興通訊股份有限公司