一種emccd相機成像與數據傳輸系統的製作方法

2023-05-10 01:12:41 1

一種emccd相機成像與數據傳輸系統的製作方法
【專利摘要】本發明涉及一種EMCCD相機成像與數據傳輸系統，屬於高速低噪聲微光成像【技術領域】。本發明包括杜瓦瓶內電路板、時鐘驅動電路板、成像控制與傳輸電路板；杜瓦瓶內電路板包括EMCCD器件和前置放大器，時鐘驅動電路板包括電平轉換電路和時鐘驅動器，成像控制電路板包括FPGA及周邊電路、模擬信號處理器和CameraLink接口電路，本發明可使EMCCD在低溫狀態下進行高速低噪聲的微光成像，並將所獲得的微光圖像數據實時傳輸到圖像工作站中；傳輸的圖像數據可以是原始數據，也可以是經FPGA實時處理後的改正數據。
【專利說明】一種EMCCD相機成像與數據傳輸系統
【技術領域】
[0001]本發明涉及一種EMCXD相機成像與數據傳輸系統，尤其是適用於基於CameraLink接口的天文用CXD相機成像系統，屬於高速低噪聲微光成像【技術領域】。
【背景技術】
[0002]電子倍增CXD (通常記為EM(XD)是一種具有高速讀出能力的微光成像器件，能對微弱光電子信號在CCD晶片內部進行放大。它與一般CCD的不同之處在於除了具有通常串行移位寄存器(即水平寄存器)之外，還增加了幾百個採用一個高壓時鐘和普通時鐘組合進行驅動的串行移位寄存器。在適當高壓時鐘驅動作用下，每一個組合單元都具有一定的電子雪崩能力。這樣，微弱的光電子信號通過這一寄存器輸出時，可以放大幾百到幾千甚至上萬倍。所以，整個C⑶圖像的等效讀出噪聲很小，近似為「零噪聲」。這樣的串行移位寄存器，被稱為電子倍增寄存器。幾百個電子倍增寄存器就構成了一個區別於常規CCD的電子倍增通道。由於每級雪崩倍增是一個隨機過程，對於一個電子輸入，經過倍增寄存器後，輸出電子數量是一個隨機數，但它服從一定的統計規律。使用倍增增益時，它與常規CCD的工作狀態和外特性都有一些差異，主要表現在電壓倍增時鐘及其倍增特性。因此，需要一套穩定的成像與數據傳輸系統。

【發明內容】

[0003]本發明解決的問題是:提供了一種EMCCD相機成像與數據傳輸系統，以有效控制EMCCD在低溫下的成像過程(如清零、曝光、光電圖像轉換、圖像讀出、圖像模數轉換)，並將所獲得的數字圖像高速傳輸至圖像工作站。
[0004]本發明技術方案是:一種EMCXD相機成像與數據傳輸系統，包括杜瓦瓶內電路板(即A板)、時鐘驅動電路板(即B板)、成像控制與傳輸電路板(即C板)；所述時鐘驅動電路板、成像控制與傳輸電路板通過連接器自上而下扣接在一起，杜瓦瓶內電路板與時鐘驅動電路板、成像控制與傳輸電路板通過導線和杜瓦瓶真空插座連接，杜瓦瓶內電路板中的前置放大器與成像控制與傳輸電路板中的後置緩衝放大器通過屏蔽信號線連接，成像控制與傳輸電路板中的FPGA時序發生器與時鐘驅動電路板中的時鐘緩衝器相連，時鐘驅動電路板中的時鐘驅動器通過導線和真空插頭分別與杜瓦瓶內電路板中的阻容網絡和電流緩衝器相連，時鐘驅動電路板中的集成線性穩壓電源電路既與杜瓦瓶內電路板中的電源濾波電路相連，也與成像控制與傳輸電路板中的模擬電源濾波電路和數字電源濾波電路相連。
[0005]所述杜瓦瓶內電路板包括電源濾波電路、EMC⑶器件、負載電阻器與隔直電容器、前置放大器、阻容網絡、電流緩衝器；電源濾波電路與EMCCD器件、電流緩衝器和前置放大器相連，電源濾波電路通過真空插座與來自時鐘驅動電路板的輸入電源相連接，EMCCD器件垂直、水平時鐘輸入端通過阻容網絡及真空插座與來自時鐘驅動電路板的輸入驅動時鐘相連接，電流緩衝器通過真空插座與來自時鐘驅動電路板的垂直時鐘相連，EMCCD器件模擬信號輸出端接2.2kQ的負載電阻器，EMCCD器件模擬信號輸出端與隔直電容器連接，以去除視頻電壓信號中的直流分量，隔直電容器與運算放大器0PA642構成的前置放大器連接，EMCXD器件採用TI公司的MPACTRON CXD器件，CXD輸出的模擬視頻信號，經隔直電容器進入由運算放大器0PA642組成的前置放大器。
[0006]所述時鐘驅動電路板包括集成線性穩壓電源電路、電平轉換電路、時鐘緩衝器、時鐘驅動器；集成線性穩壓電源電路包括固定和可調的集成線性穩壓電源電路以及相應的磁珠電容濾波電路，電平轉換電路包括多個集成運算放大器構成的提供不同電壓水平的電源電路，時鐘驅動器包括垂直時鐘、水平時鐘和高壓倍增時鐘的驅動電路，時鐘驅動器分別與時鐘緩衝器、電平轉換電路連接，集成線性穩壓電源電路分別與電平轉換電路、時鐘緩衝器、時鐘驅動器連接，時鐘驅動器輸出的垂直時鐘與杜瓦瓶內電路板電流緩衝器連接，時鐘驅動器輸出的水平時鐘、高壓倍增時鐘與杜瓦瓶內電路板阻容網絡連接，外部線性穩壓直流電源與集成線性穩壓電源電路相連。
[0007]所述成像控制與傳輸電路板包括模擬電源濾波電路、數字電源濾波電路、後置緩衝放大器、模擬信號處理器、時序信號緩衝器、圖像數據緩衝器、Camera Link接口電路、可編程邏輯器件FPGA及FPGA周邊電路；模擬電源濾波電路分別與後置緩衝放大器、模擬信號處理器和時序信號緩衝器相連接，數字電源濾波電路分別與圖像緩衝放大器、CameraLink接口電路、FPGA周邊電路相連接，後置緩衝放大器、模擬信號處理器、圖像數據緩衝器、Camera Link接口電路依次相連，模擬信號處理器採用一片ADI公司的模擬前端器件AD9845B, Camera Link接口電路包括Channel Link發送晶片、低壓差分信號LVDS收發器件，圖像數據上傳的Channel Link發送晶片採用DS90CR287，LVDS收發器件採用DS90LV048與DS90LV047，Channel Link發送晶片和LVDS收發器件通過Camera Link電纜與圖像工作站中的Camera Link圖像採集卡相連；可編程邏輯器件FPGA包括FPGA控制邏輯電路、Nios II軟核CPU控制器、FPGA時序發生器和FPGA圖像數據I/O電路；FPGA周邊電路包括主時鐘電路、SRAM電路和JTAG接口電路，FPGA控制邏輯電路和Nios II軟核CPU控制器分別與FPGA周邊電路、FPGA時序發生器、FPGA圖像數據I/O電路、圖像數據緩衝器、CameraLink接口電路相連接，FPGA時序發生器通過時序信號緩衝器與模擬信號處理器連接，FPGA圖像數據I/O電路和圖像數據緩衝器的數據輸入端並聯連接到模擬信號處理器數據輸出端，FPGA圖像數據I/O電路和圖像數據緩衝器的數據輸出端並聯連接到Camera Link接口電路數據輸入端，FPGA控制邏輯電路和Nios II軟核CPU控制器通過Camera Link接口電路中的通用串行數據接口與外部的Camera Link圖像採集卡和圖像工作站相連接，FPGA時序發生器的EMCCD垂直、水平時鐘輸出端與時鐘驅動電路板的時鐘緩衝器輸入端連接，夕卜部線性穩壓直流電源與數字電源濾波電路相連。
[0008]所述杜瓦瓶內電路板、時鐘驅動電路板、成像控制與傳輸電路板中的設備除去EMCCD器件與板級信號的連接插座、供電插座外，其他設備均選用表貼封裝的元器件。
[0009]本發明中各電路板的作用是:杜瓦瓶內電路板，該電路板主要實現EMCCD器件供電、時鐘接入和CCD模擬視頻信號的輸出、隔直和前置放大。EMCCD器件在適當的直流偏置電壓和垂直、水平轉移時鐘驅動信號的作用下，將光學圖像轉換成電荷圖像，再經片上輸出放大器及其輸出引腳以串行方式將模擬視頻信號傳送至前置放大器。該電路的核心部件為EMCCD,相機系統使用的圖像傳感器為TC285SPD，工作在幀轉移模式下，單路模擬視頻信號輸出。垂直驅動時鐘的頻率1MHz，水平驅動時鐘頻率可設置為2.5MHz、5MHz、IOMHz，整個電路簡單實用，適合於幀轉移模式的CCD成像。結合適當的布局和布線，可得到具有一定放大倍數的低噪聲的CCD模擬輸出信號。
[0010]時鐘驅動電路板:該電路主要完成提供EMCCD器件工作的直流偏置電壓和驅動時鐘信號的電平產生，並將成像控制與輸出電路輸出的3.3V TTL信號進行電平轉換，即轉換成能驅動EMCCD工作的正負不同的電平。給EMCCD器件和其它器件供電的直流電壓主要由集成線性穩壓電源模塊產生，驅動時鐘信號的正負不同的時鐘高低電平則由集成運算放大器電路產生。產生驅動EMCXD時鐘的電路亦稱為時鐘驅動器，時鐘驅動器分為垂直時鐘驅動器、水平時鐘驅動器和高壓倍增時鐘驅動器。垂直驅動時鐘頻率設置為1MHz，水平驅動時鐘和高壓倍增驅動時鐘在2.5MHz,5MHz和IOMHz可選擇使用。所有驅動時鐘電路的輸入時鐘信號是3.3V的TTL電平，它們由成像控制與數據傳輸電路板的FPGA時序發生器產生，並通過板間連接插座連接至時鐘驅動電路板上的2個5V供電的74AC541時鐘緩衝器。
[0011]成像控制與數據傳輸電路板:該電路板主要控制EMCXD的工作過程，產生EMC⑶成像所需要的各種邏輯信號，其核心控制器採用Altera FPGA嵌入式處理器(Nios II CPU)作為核心處理器；模擬信號處理器負責對後置緩衝放大器輸出的模擬視頻信號進行相關雙取樣(CDS)處理和AD轉換，並輸出圖像數據，其3線串行接口的初始化信號和用於CCD視頻信號處理的時序信號均來自於FPGA器件；FPGA嵌入式處理器通過Camera Link接口電路中的通用串行數據接口與圖像工作站進行相機成像指令的下傳和相機狀態數據的上傳。採集到的圖像數據在Nios II控制器的控制下通過LVDS的Camera Link接口的數據通道上傳至圖像工作站(或PC機)。由於控制指令的收發通道與圖像數據上傳的通道是分開，可以保證穩定實時快速的數據傳輸。
[0012]EMCXD成像控制與數據傳輸的具體實現方式如下:
EMCCD時序發生器。EMCCD的操作過程分為三個狀態:清零、曝光、讀出，然後再回到清零狀態，需要分別設計這三個狀態下的邏輯時序。根據EMCCD說明書的要求，垂直時鐘IAG1、IAG2相位差90°，佔空比50%。因此，一個周期的垂直時鐘用4個或4的倍數個基準時鐘周期來產生。垂直時鐘SAG1、SAG2與垂直時鐘IAG1、IAG2類似。由EMCXD說明書可知,水平時鐘SRG1、SRG2和倍增時鐘CMG佔空比50% ；SRG1與SRG2反相，CMG超前SRG2約60° ;復位時鐘RST上升沿與SRGl對齊，佔空比約1/6 (16.7%)。因此，一個周期的水平時鐘需要用6個或6的倍數個基準時鐘周期來產生。由於相機最高讀出速率為30MHz，所以，基準時鐘頻率至少應達到200MHz。FPGA的時鐘選用50MHz，所以，其內部鎖相環PLL需要採用倍頻至200MHz或以上。時序發生器受Nios II軟核控制器的控制。
[0013]Nios II控制器。Altera的FPGA嵌入式軟核處理器Nios II作為相機成像與數據傳輸的核心控制器，通過RS232接口實現控制命令的收發。在收到相機控制命令後，控制器將進行命令的解析，並由此控制時序發生器產生EMCCD不同工作狀態的時序以及對應狀態下Channel Link接口晶片和模擬信號處理器的各種邏輯信號。當一巾貞圖像輸出時,Nios II成像控制系統需要產生幀有效(FVAL)、行有效(LVAL)、數據有效(DVAL)以及控制模擬信號處理器的SHP、SHD、PBLK, CLPOB, CLPDM等邏輯信號。
[0014]EMCXD模擬信號處理器。它接收EMCXD輸出、經前置放大器和緩衝放大器放大後的模擬信號，在FPGA時序發生器的控制下，經箝位、程控放大、相關雙取樣後，進行模數轉換，最後輸出12位數字圖像信號。該部件內部包含有直流恢復電路(DC Restore)、相關雙取樣電路(⑶S)、增益放大電路(VGA )、箝位電路(Cl amp Le ve I)、12位A/D轉換器(ADC )、相關的數字寄存器及其控制電路、供電電源等。在本設計中，只用一片模擬前端器件AD9845B作為CCD信號的處理器，可以減少CCD模擬信號處理電路的外部環節，從而儘可能地減小外部引入噪聲，有效地提高了 CCD相機的性能，通過適當的外部連接和設置，可以用於天文EMCCD相機系統之中。
[0015]Camera Link接口電路。這種傳輸接口電路能將並行的圖像數據轉換成高速串行信號並以LVDS形式通過雙絞線傳輸出去，數據傳輸速率高，抗幹擾性能好。從CCD模擬信號處理器出來的數字圖像信號經過DS90CR287晶片的轉換和驅動，通過連接器MDR26和Camera Link電纜,傳輸到圖像工作站(或PC機)中的Camera Link圖像採集卡的對應接收電路中，圖像採集卡還從該電纜中提取LVAD、FVAD、DVAD信號，用作高速圖像數據恢復時的同步信號。
[0016]成像控制與傳輸電路板上有兩個獨立電源電路:模擬電源濾波電路和數字電源濾波電路。這是因為該板上的電路是一個數模混合電路，按低噪聲電路設計原則，模擬電路和數字電路應該分別設計供電電路。所以，模擬電源濾波電路為該板上的低噪聲模擬電路(後置緩衝放大器、模擬信號處理器和時序信號緩衝器)供電，而數字電源濾波電路為該板上的數字電路(圖像緩衝放大器、Camera Link接口電路、FPGA及其周邊電路)供電。
[0017]本發明的有益效果是:可使EMCXD在低溫(-100°C)狀態下進行高速低噪聲的微光成像，並將所獲得的微光圖像數據實時傳輸到圖像工作站中；傳輸的圖像數據可以是原始數據，也可以是經FPGA實時處理後的改正數據。
【專利附圖】

【附圖說明】
[0018]圖1是本發明系統結構圖；
圖2是本發明的模塊連接圖。
【具體實施方式】
[0019]下面結合附圖和具體實施例，對本發明作進一步說明。
[0020]實施例1:如圖1-2所示，一種EMCXD相機成像與數據傳輸系統，包括杜瓦瓶內電路板、時鐘驅動電路板、成像控制與傳輸電路板；所述時鐘驅動電路板、成像控制與傳輸電路板通過連接器自上而下扣接在一起，杜瓦瓶內電路板與時鐘驅動電路板、成像控制與傳輸電路板通過導線和杜瓦瓶真空插座連接，杜瓦瓶內電路板中的前置放大器與成像控制與傳輸電路板中的後置緩衝放大器通過屏蔽信號線連接，成像控制與傳輸電路板中的FPGA時序發生器與時鐘驅動電路板中的時鐘緩衝器相連，時鐘驅動電路板中的時鐘驅動器通過導線和真空插頭分別與杜瓦瓶內電路板中的阻容網絡和電流緩衝器相連，時鐘驅動電路板中的集成線性穩壓電源電路既與杜瓦瓶內電路板中的電源濾波電路相連，也與成像控制與傳輸電路板中的模擬電源濾波電路和數字電源濾波電路相連。
[0021]所述杜瓦瓶內電路板包括電源濾波電路、EMC⑶器件、負載電阻器與隔直電容器、前置放大器、阻容網絡、電流緩衝器；電源濾波電路與EMCCD器件、電流緩衝器和前置放大器相連，電源濾波電路通過真空插座與來自時鐘驅動電路板的輸入電源相連接，EMCCD器件垂直、水平時鐘輸入端通過阻容網絡及真空插座與來自時鐘驅動電路板的輸入驅動時鐘相連接，電流緩衝器通過真空插座與來自時鐘驅動電路板的垂直時鐘相連，EMCCD器件模擬信號輸出端接2.2kQ的負載電阻器，EMCCD器件模擬信號輸出端與隔直電容器連接，隔直電容器與運算放大器0PA642構成的前置放大器連接，EMCCD器件採用TI公司的IMPACTRONCCD器件，CCD輸出的模擬視頻信號，經隔直電容器進入由運算放大器0PA642組成的前置放大器。
[0022]所述時鐘驅動電路板包括集成線性穩壓電源電路、電平轉換電路、時鐘緩衝器、時鐘驅動器；集成線性穩壓電源電路包括固定和可調的集成線性穩壓電源電路以及相應的磁珠電容濾波電路，電平轉換電路包括多個集成運算放大器構成的提供不同電壓水平的電源電路，時鐘驅動器包括垂直時鐘、水平時鐘和高壓倍增時鐘的驅動電路，時鐘驅動器分別與時鐘緩衝器、電平轉換電路連接，集成線性穩壓電源電路分別與電平轉換電路、時鐘緩衝器、時鐘驅動器連接，時鐘驅動器輸出的垂直時鐘與杜瓦瓶內電路板電流緩衝器連接，時鐘驅動器輸出的水平時鐘、高壓倍增時鐘與杜瓦瓶內電路板阻容網絡連接，外部線性穩壓直流電源與集成線性穩壓電源電路相連。
[0023]所述成像控制與傳輸電路板包括模擬電源濾波電路、數字電源濾波電路、後置緩衝放大器、模擬信號處理器、時序信號緩衝器、圖像數據緩衝器、Camera Link接口電路、可編程邏輯器件FPGA及FPGA周邊電路；模擬電源濾波電路分別與後置緩衝放大器、模擬信號處理器和時序信號緩衝器相連接，數字電源濾波電路分別與圖像緩衝放大器、CameraLink接口電路、FPGA周邊電路相連接，後置緩衝放大器、模擬信號處理器、圖像數據緩衝器、Camera Link接口電路依次相連，模擬信號處理器採用一片ADI公司的模擬前端器件AD9845B, Camera Link接口電路包括Channel Link發送晶片、低壓差分信號LVDS收發器件，圖像數據上傳的Channel Link發送晶片採用DS90CR287，LVDS收發器件採用DS90LV048與DS90LV047，Channel Link發送晶片和LVDS收發器件通過Camera Link電纜與圖像工作站中的Camera Link圖像採集卡相連；可編程邏輯器件FPGA包括FPGA控制邏輯電路、Nios II軟核CPU控制器、FPGA時序發生器和FPGA圖像數據I/O電路；FPGA周邊電路包括主時鐘電路、SRAM電路和JTAG接口電路，FPGA控制邏輯電路和Nios II軟核CPU控制器分別與FPGA周邊電路、FPGA時序發生器、FPGA圖像數據I/O電路、圖像數據緩衝器、CameraLink接口電路相連接，FPGA時序發生器通過時序信號緩衝器與模擬信號處理器連接，FPGA圖像數據I/O電路和圖像數據緩衝器的數據輸入端並聯連接到模擬信號處理器數據輸出端，FPGA圖像數據I/O電路和圖像數據緩衝器的數據輸出端並聯連接到Camera Link接口電路數據輸入端，FPGA控制邏輯電路和Nios II軟核CPU控制器通過Camera Link接口電路中的通用串行數據接口與外部的Camera Link圖像採集卡和圖像工作站相連接，FPGA時序發生器的EMCCD垂直、水平時鐘輸出端與時鐘驅動電路板的時鐘緩衝器輸入端連接，夕卜部線性穩壓直流電源與數字電源濾波電路相連。
[0024]所述杜瓦瓶內電路板、時鐘驅動電路板、成像控制與傳輸電路板中的設備除去EMCCD器件與板級信號的連接插座、供電插座外，其他設備均選用表貼封裝的元器件。
[0025]實施例2:如圖1-2所示，一種EMCXD相機成像與數據傳輸系統，包括杜瓦瓶內電路板、時鐘驅動電路板、成像控制與傳輸電路板；所述時鐘驅動電路板、成像控制與傳輸電路板通過連接器自上而下扣接在一起，杜瓦瓶內電路板與時鐘驅動電路板、成像控制與傳輸電路板通過導線和杜瓦瓶真空插座連接，杜瓦瓶內電路板中的前置放大器與成像控制與傳輸電路板中的後置緩衝放大器通過屏蔽信號線連接，成像控制與傳輸電路板中的FPGA時序發生器與時鐘驅動電路板中的時鐘緩衝器相連，時鐘驅動電路板中的時鐘驅動器通過導線和真空插頭分別與杜瓦瓶內電路板中的阻容網絡和電流緩衝器相連，時鐘驅動電路板中的集成線性穩壓電源電路既與杜瓦瓶內電路板中的電源濾波電路相連，也與成像控制與傳輸電路板中的模擬電源濾波電路和數字電源濾波電路相連。
[0026]所述杜瓦瓶內電路板包括電源濾波電路、EMC⑶器件、負載電阻器與隔直電容器、前置放大器、阻容網絡、電流緩衝器；電源濾波電路與EMCCD器件、電流緩衝器和前置放大器相連，電源濾波電路通過真空插座與來自時鐘驅動電路板的輸入電源相連接，EMCCD器件垂直、水平時鐘輸入端通過阻容網絡及真空插座與來自時鐘驅動電路板的輸入驅動時鐘相連接，電流緩衝器通過真空插座與來自時鐘驅動電路板的垂直時鐘相連，EMCCD器件模擬信號輸出端接2.2kQ的負載電阻器，EMCCD器件模擬信號輸出端與隔直電容器連接,隔直電容器與運算放大器0PA642構成的前置放大器連接，EMCCD器件採用TI公司的IMPACTRONCCD器件，CCD輸出的模擬視頻信號，經隔直電容器進入由運算放大器0PA642組成的前置放大器。
[0027]所述時鐘驅動電路板包括集成線性穩壓電源電路、電平轉換電路、時鐘緩衝器、時鐘驅動器；集成線性穩壓電源電路包括固定和可調的集成線性穩壓電源電路以及相應的磁珠電容濾波電路，電平轉換電路包括多個集成運算放大器構成的提供不同電壓水平的電源電路，時鐘驅動器包括垂直時鐘、水平時鐘和高壓倍增時鐘的驅動電路，時鐘驅動器分別與時鐘緩衝器、電平轉換電路連接，集成線性穩壓電源電路分別與電平轉換電路、時鐘緩衝器、時鐘驅動器連接，時鐘驅動器輸出的垂直時鐘與杜瓦瓶內電路板電流緩衝器連接，時鐘驅動器輸出的水平時鐘、高壓倍增時鐘與杜瓦瓶內電路板阻容網絡連接，外部線性穩壓直流電源與集成線性穩壓電源電路相連。
[0028]所述成像控制與傳輸電路板包括模擬電源濾波電路、數字電源濾波電路、後置緩衝放大器、模擬信號處理器、時序信號緩衝器、圖像數據緩衝器、Camera Link接口電路、可編程邏輯器件FPGA及FPGA周邊電路，模擬電源濾波電路分別與後置緩衝放大器、模擬信號處理器和時序信號緩衝器相連接，為這些模擬信號處理器件供電；數字電源濾波電路分別與圖像緩衝放大器、Camera Link接口電路、FPGA周邊電路相連接，為這些數位訊號處理電路供電；後置緩衝放大器、模擬信號處理器、圖像數據緩衝器、Camera Link接口電路依次相連，模擬信號處理器採用一片ADI公司的模擬前端器件AD9845B，Camera Link接口電路包括Channel Link發送晶片、低壓差分信號LVDS收發器件，圖像數據上傳的Channel Link發送晶片是 DS90CR287，LVDS 收發器件採用 DS90LV048 與 DS90LV047，Channel Link 發送晶片和LVDS收發器件通過Camera Link電纜與圖像工作站中的Camera Link圖像採集卡的相連；可編程邏輯器件FPGA包括FPGA控制邏輯電路、Nios II軟核CPU控制器、FPGA時序發生器和FPGA圖像數據I/O電路；FPGA周邊電路包括主時鐘電路、SRAM電路和JTAG接口電路，FPGA控制邏輯電路和Nios II軟核CPU控制器分別與FPGA周邊電路、FPGA時序發生器、FPGA圖像數據I/O、圖像數據緩衝器、Camera Link接口電路相連接，FPGA時序發生器通過時序信號緩衝器與模擬信號處理器連接；雖然FPGA圖像數據I/O電路和圖像數據緩衝器的數據輸入端並聯連接到模擬信號處理器數據輸出端，FPGA圖像數據I/O電路和圖像數據緩衝器的數據輸出端並聯連接到Camera Link接口電路數據輸入端，但在Nios II軟核(PU控制器的控制下，FPGA圖像數據I/O電路對外處於高阻狀態，而同時圖像數據緩衝器數據通道打開，圖像數據不做處理直接輸出到Channel Link發送晶片DS90CR287中；FPGA控制邏輯電路和Nios II軟核CPU控制器通過Camera Link接口電路中的通用串行數據接口與外部的Camera Link圖像採集卡和圖像工作站相連接，FPGA時序發生器EMCXD垂直、水平時鐘輸出端與時鐘驅動電路板的時鐘緩衝器輸入法端連接，外部線性穩壓直流電源與數字電源濾波電路相連。
[0029]所述杜瓦瓶內電路板、時鐘驅動電路板、成像控制與傳輸電路板中的設備除去EMCCD器件與板級信號的連接插座、供電插座外，其他設備均選用表貼封裝的元器件。
[0030]此實施例適用於當EMCXD成像並傳輸原始的圖像數據時。
[0031]實施例3，如圖1-2所示，一種EMCXD相機成像與數據傳輸系統，包括杜瓦瓶內電路板、時鐘驅動電路板、成像控制與傳輸電路板；所述時鐘驅動電路板、成像控制與傳輸電路板通過連接器自上而下扣接在一起，杜瓦瓶內電路板與時鐘驅動電路板、成像控制與傳輸電路板通過導線和杜瓦瓶真空插座連接，杜瓦瓶內電路板中的前置放大器與成像控制與傳輸電路板中的後置緩衝放大器通過屏蔽信號線連接，成像控制與傳輸電路板中的FPGA時序發生器與時鐘驅動電路板中的時鐘緩衝器相連，時鐘驅動電路板中的時鐘驅動器通過導線和真空插頭分別與杜瓦瓶內電路板中的阻容網絡和電流緩衝器相連，時鐘驅動電路板中的集成線性穩壓電源電路既與杜瓦瓶內電路板中的電源濾波電路相連，也與成像控制與傳輸電路板中的模擬電源濾波電路和數字電源濾波電路相連。
[0032]所述杜瓦瓶內電路板包括電源濾波電路、EMC⑶器件、負載電阻器與隔直電容器、前置放大器、阻容網絡、電流緩衝器；電源濾波電路與EMCCD器件、電流緩衝器和前置放大器相連，電源濾波電路通過真空插座與來自時鐘驅動電路板的輸入電源相連接，EMCCD器件垂直、水平時鐘輸入端通過阻容網絡及真空插座與來自時鐘驅動電路板的輸入驅動時鐘相連接，電流緩衝器通過真空插座與來自時鐘驅動電路板的垂直時鐘相連，EMCCD器件模擬信號輸出端接2.2kQ的負載電阻器，EMCCD器件模擬信號輸出端與隔直電容器連接,隔直電容器與運算放大器0PA642構成的前置放大器連接，EMCCD器件採用TI公司的IMPACTRONCCD器件，CCD輸出的模擬視頻信號，經隔直電容器進入由運算放大器0PA642組成的前置放大器。
[0033]所述時鐘驅動電路板包括集成線性穩壓電源電路、電平轉換電路、時鐘緩衝器、時鐘驅動器；集成線性穩壓電源電路包括固定和可調的集成線性穩壓電源電路以及相應的磁珠電容濾波電路，電平轉換電路包括多個集成運算放大器構成的提供不同電壓水平的電源電路，時鐘驅動器包括垂直時鐘、水平時鐘和高壓倍增時鐘的驅動電路，時鐘驅動器分別與時鐘緩衝器、電平轉換電路連接，集成線性穩壓電源電路分別與電平轉換電路、時鐘緩衝器、時鐘驅動器連接，時鐘驅動器輸出的垂直時鐘與杜瓦瓶內電路板電流緩衝器連接，時鐘驅動器輸出的水平時鐘、高壓倍增時鐘與杜瓦瓶內電路板阻容網絡連接，外部線性穩壓直流電源與集成線性穩壓電源電路相連。
[0034]所述成像控制與傳輸電路板包括電源濾波電路、後置緩衝放大器、模擬信號處理器、時序信號緩衝器、圖像數據緩衝器、Camera Link接口電路、可編程邏輯器件FPGA及FPGA周邊電路；所述電源濾波電路包括模擬和數字兩個部分，模擬電源濾波電路與後置緩衝放大器、模擬信號處理器和時序信號緩衝器相連接，為這些模擬信號處理器件供電；數字電源濾波電路與圖像緩衝放大器、Camera Link接口電路、FPGA周邊電路相連接，為這些數位訊號處理電路供電；後置緩衝放大器、模擬信號處理器、圖像數據緩衝器、Camera Link接口電路依次相連，模擬信號處理器採用一片ADI公司的模擬前端器件AD9845B，CameraLink接口電路包括Channel Link發送晶片、低壓差分信號LVDS收發器件，圖像數據上傳的Channel Link發送晶片是DS90CR287，LVDS收發器件採用DS90LV048與DS90LV047，ChannelLink發送晶片和LVDS收發器件通過Camera Link電纜與圖像工作站中的Camera Link圖像採集卡的相連；可編程邏輯器件FPGA包括FPGA控制邏輯電路、Nios II軟核CPU控制器、FPGA時序發生器和FPGA圖像數據I/O電路；FPGA周邊電路包括主時鐘電路、SRAM電路和JTAG接口電路，FPGA控制邏輯電路和Nios II軟核CPU控制器分別FPGA周邊電路、FPGA時序發生器、FPGA圖像數據I/O、圖像數據緩衝器、Camera Link接口電路相連接，FPGA時序發生器通過時序信號緩衝器與模擬信號處理器連接；雖然FPGA圖像數據I/O電路和圖像數據緩衝器的數據輸入端並聯連接到模擬信號處理器數據輸出端，FPGA圖像數據I/O電路和圖像數據緩衝器的數據輸出端並聯連接到Camera Link接口電路數據輸入端，但在Nios II軟核CPU控制器的控制下，FPGA圖像數據I/O電路對外通道打開，而同時圖像數據緩衝器數據通道關閉，圖像數據從FPGA輸入埠進入內部的數據處理電路，處理後的數據經輸出埠傳送到Channel Link發送晶片DS90CR287中；FPGA控制邏輯電路和Nios II軟核CPU控制器通過Camera Link接口電路中的通用串行數據接口與外部的Camera Link圖像採集卡和圖像工作站相連接，FPGA時序發生器EMCXD垂直、水平時鐘輸出端與時鐘驅動電路板的時鐘緩衝器輸入法端連接，外部線性穩壓直流電源與數字電源濾波電路相連。
[0035]所述杜瓦瓶內電路板、時鐘驅動電路板、成像控制與傳輸電路板中的設備除去EMCCD器件與板級信號的連接插座、供電插座外，其他設備均選用表貼封裝的元器件。
[0036]此實施例適用於當EMCXD成像並傳輸改正的圖像數據時。
[0037]上面結合附圖對本發明的具體實施例作了詳細說明，但是本發明並不限於上述實施例，在本領域普通技術人員所具備的知識範圍內，還可以在不脫離本發明宗旨的前提下作出各種變化。
【權利要求】
1.一種EMCCD相機成像與數據傳輸系統，其特徵在於:包括杜瓦瓶內電路板、時鐘驅動電路板、成像控制與傳輸電路板；所述時鐘驅動電路板、成像控制與傳輸電路板通過連接器自上而下扣接在一起，杜瓦瓶內電路板與時鐘驅動電路板、成像控制與傳輸電路板通過導線和杜瓦瓶真空插座連接，杜瓦瓶內電路板中的前置放大器與成像控制與傳輸電路板中的後置緩衝放大器通過屏蔽信號線連接，成像控制與傳輸電路板中的FPGA時序發生器與時鐘驅動電路板中的時鐘緩衝器相連，時鐘驅動電路板中的時鐘驅動器通過導線和真空插頭分別與杜瓦瓶內電路板中的阻容網絡和電流緩衝器相連，時鐘驅動電路板中的集成線性穩壓電源電路既與杜瓦瓶內電路板中的電源濾波電路相連，也與成像控制與傳輸電路板中的模擬電源濾波電路和數字電源濾波電路相連。
2.根據權利要求1所述的EMCCD相機成像與數據傳輸系統，其特徵在於:所述杜瓦瓶內電路板包括電源濾波電路、EMCCD器件、負載電阻器與隔直電容器、前置放大器、阻容網絡、電流緩衝器；電源濾波電路與EMCCD器件、電流緩衝器和前置放大器相連，電源濾波電路通過真空插座與來自時鐘驅動電路板的輸入電源相連接，EMCCD器件垂直、水平時鐘輸入端通過阻容網絡及真空插座與來自時鐘驅動電路板的輸入驅動時鐘相連接，電流緩衝器通過真空插座與來自時鐘驅動電路板的垂直時鐘相連，EMCCD器件模擬信號輸出端接2.2k Q的負載電阻器，EMCCD器件模擬信號輸出端與隔直電容器連接，隔直電容器與運算放大器0PA642構成的前置放大器連接，EMCCD器件採用TI公司的IMPACTRON CCD器件，CCD輸出的模擬視頻信號，經隔直電容器進入由運算放大器0PA642組成的前置放大器。
3.根據權利要求1所述的EMCCD相機成像與數據傳輸系統，其特徵在於:所述時鐘驅動電路板包括集成線性穩壓電源電路、電平轉換電路、時鐘緩衝器、時鐘驅動器；集成線性穩壓電源電路包括固定和可調的集成線性穩壓電源電路以及相應的磁珠電容濾波電路，電平轉換電路包括多個集成運算放大器構成的提供不同電壓水平的電源電路，時鐘驅動器包括垂直時鐘、水平時鐘和高壓倍增時鐘的驅動電路，時鐘驅動器分別與時鐘緩衝器、電平轉換電路連接，集成線性穩壓電源電路分別與電平轉換電路、時鐘緩衝器、時鐘驅動器連接，時鐘驅動器輸出的 垂直時鐘與杜瓦瓶內電路板電流緩衝器連接，時鐘驅動器輸出的水平時鐘、高壓倍增時鐘與杜瓦瓶內電路板阻容網絡連接，外部線性穩壓直流電源與集成線性穩壓電源電路相連。
4.根據權利要求1所述的EMCCD相機成像與數據傳輸系統，其特徵在於:所述成像控制與傳輸電路板包括模擬電源濾波電路、數字電源濾波電路、後置緩衝放大器、模擬信號處理器、時序信號緩衝器、圖像數據緩衝器、Camera Link接口電路、可編程邏輯器件FPGA及FPGA周邊電路；模擬電源濾波電路分別與後置緩衝放大器、模擬信號處理器和時序信號緩衝器相連接，數字電源濾波電路分別與圖像緩衝放大器、Camera Link接口電路、FPGA周邊電路相連接，後置緩衝放大器、模擬信號處理器、圖像數據緩衝器、Camera Link接口電路依次相連，模擬信號處理器採用一片ADI公司的模擬前端器件AD9845B，Camera Link接口電路包括Channel Link發送晶片、低壓差分信號LVDS收發器件，圖像數據上傳的ChannelLink 發送晶片採用 DS90CR287，LVDS 收發器件採用 DS90LV048 與 DS90LV047，Channel Link發送晶片和LVDS收發器件通過Camera Link電纜與圖像工作站中的Camera Link圖像採集卡相連；可編程邏輯器件FPGA包括FPGA控制邏輯電路、Nios II軟核CPU控制器、FPGA時序發生器和FPGA圖像數據I/O電路；FPGA周邊電路包括主時鐘電路、SRAM電路和JTAG接口電路，FPGA控制邏輯電路和Nios II軟核CPU控制器分別與FPGA周邊電路、FPGA時序發生器、FPGA圖像數據I/O電路、圖像數據緩衝器、Camera Link接口電路相連接，FPGA時序發生器通過時序信號緩衝器與模擬信號處理器連接，FPGA圖像數據I/O電路和圖像數據緩衝器的數據輸入端並聯連接到模擬信號處理器數據輸出端，FPGA圖像數據I/O電路和圖像數據緩衝器的數據輸出端並聯連接到Camera Link接口電路數據輸入端，FPGA控制邏輯電路和Nios II軟核CPU控制器通過Camera Link接口電路中的通用串行數據接口與外部的Camera Link圖像採集卡和圖像工作站相連接，FPGA時序發生器的EMCXD垂直、水平時鐘輸出端與時鐘驅動 電路板的時鐘緩衝器輸入端連接，外部線性穩壓直流電源與數字電源濾波電路相連。
【文檔編號】H04N5/372GK103763484SQ201410013735
【公開日】2014年4月30日 申請日期:2014年1月13日 優先權日:2014年1月13日
【發明者】李彬華, 李達倫, 晏佳 申請人:昆明理工大學