中斷控制器、中斷信號預處理電路及其中斷控制方法
2023-08-02 08:50:11
專利名稱：中斷控制器、中斷信號預處理電路及其中斷控制方法
技術領域：
本發明一般涉及計算機系統中的中斷控制機制，更具體地，涉及一種在符合高級配置與電源接口(ACPI)電源管理標準的計算機系統的中斷控制器、以及用於該中斷控制器的中斷信號預處理電路及其中斷控制方法，其能夠在符合高級配置與電源接口電源管理標準的計算機系統正常工作時節省功耗。
背景技術：
計算機系統是現代信息社會最重要的硬體基礎設施之一。除了對效能的追求之外，現代化的計算機系統還要講究耗能的降低，尤其是筆記本電腦，減少耗能即可延長每次充電後電池之使用時間。故現代的計算機廠商也將減少耗能視為計算機系統研發的重點之一。
ACPI是英特爾、微軟和東芝共同開發的一種電源管理標準，意圖是讓系統來全面控制電源管理，它對外設的能源消耗進行按需分配，可使系統更加省電。
作為BIOS與作業系統間橋梁的ACPI設定了針對不同對象的多種不同程度的節能狀態，如針對全局系統的GX狀態、針對全局睡眠狀態G1的睡眠狀態SX、針對在G0狀態下處理器的功耗和性能狀態CX、以及針對設備的節能狀態的DX狀態。其中X為數字0，1，2，3等，代表不同程度的節能狀態，當X為0時，指正常工作狀態。
其中S0狀態是計算機系統分派以及執行用戶代碼(應用程式)線程的一種計算機狀態。在S0狀態中，外部設備的功耗狀態常常變化。在S0狀態中，系統實時響應外部事件或內部事件的中斷。
當計算機系統工作在S0狀態時，系統中的中斷控制器處於監視中斷發生和處理中斷的工作狀態，因而中斷控制器的選通時鐘信號一直存在。並且中斷控制器能夠忽略中斷信號中的毛刺等噪聲，識別真正的中斷信號，並且能夠識別是電平觸發中斷還是邊沿觸發中斷，當中斷處理結束時，自動清除中斷。(以上內容可參閱高級配置與電源接口技術規範)但是，當計算機系統工作在S0狀態時，中斷發生並非經常，由此，中斷控制器必須處於監視中斷發生的工作狀態，而此時，中斷控制器的選通時鐘信號需要同時存在以便能及時檢測到中斷並進行處理，否則將無法監視到中斷的發生。這樣的做法雖然能達到隨時監視的效果，但也會耗費多餘的電能。
發明內容
有鑑於此，本發明的目的在於提供一種中斷控制電路，其能夠在系統正常工作無中斷發生時，關閉中斷控制器的選通時鐘信號，並且在發生中斷時，能夠恢復選通時鐘信號，喚醒中斷控制器的中斷處理。
根據本發明的一個方面，提供一種用於計算機系統的中斷控制器，包括n個中斷信號預處理電路，接收n個中斷輸入信號以及相應的中斷電平有效選擇確定信號，輸出n個第一輸出信號以及n個第二輸出信號；或運算器，將n個第二輸出信號進行或運算處理；時鐘模塊，接收計算機系統晶片組的鎖相模塊產生的時鐘信號，產生選通時鐘信號；APIC模塊，具有n個中斷入口，接收相應的n個第一輸出信號，接收時鐘模塊產生的選通時鐘信號，將或運算器的輸出連接到APIC模塊的選通時鐘信號輸入端。其中，當存在中斷輸入信號時，或運算器的輸出為高電平，APIC模塊的選通時鐘信號輸入端接收正常的選通時鐘信號，進行中斷處理；當不存在任何中斷輸入信號時，或運算器的輸出為低電平，APIC模塊的選通時鐘信號輸入端接收的選通時鐘信號被拉低到低電平。
根據本發明的一個方面，提供一種用於計算機系統的中斷過程中的中斷信號預處理電路，即用於上述中斷控制器中的中斷信號預處理電路，包括第一反相器，將中斷輸入信號反相；第一多路器，接收中斷輸入信號以及經第一反相器反相的中斷輸入信號；第一鎖存器，鎖存第一多路器的輸出；寄存器，在選通時鐘的控制下，存儲第一鎖存器的輸出；第二反相器，將寄存器的輸出反相；第二多路器，接收寄存器輸出信號以及第二反相器的輸出信號，其輸出信號作為中斷信號預處理電路的第一輸出信號；第二鎖存器，其信號輸入端和時鐘輸入端分別連接到寄存器的輸出端；第一或門，將第一多路器的輸出與寄存器的輸出進行或處理，第一或門的輸出連接到第一鎖存器的時鐘輸入端；第二或門，將第一鎖存器的輸出與第二鎖存器的輸出進行或處理，第二或門的輸出信號作為中斷信號預處理電路的第二輸出信號。其中，第一鎖存器的復位端以及寄存器的復位端連接到系統總線的復位信號上，第二鎖存器的復位端連接一脈衝復位信號，其中，當存在中斷輸入信號時，第二輸出信號隨著中斷輸入信號的有效而變為高電平，使能選通時鐘信號；當脈衝復位信號復位第二鎖存器後，第二輸出信號變為低電平，將選通時鐘信號拉到低電平。
根據本發明的一個方面，提供一種計算機系統的中斷控制方法，包括步驟當判斷出系統中存在中斷輸入信號時，使能中斷控制過程中的選通時鐘信號，對中斷輸入信號進行適當的處理，並將處理過的中斷輸入信號引入到高級可編程中斷控制器進行正常的中斷處理；當中斷處理結束時，將選通時鐘信號拉低到低電平。
通過下面結合示例性地示出一例的附圖進行的描述，本發明的上述和其他目的和特點將會變得更加清楚，其中圖1是根據本發明一個實施例的用於計算機系統的中斷控制器的示意圖；圖2是根據本發明一個實施例的用於計算機系統的中斷信號預處理電路的示意圖；圖3A-3C是圖2中的中斷信號預處理電路的時序圖；以及圖4是根據本發明一個實施例的用於計算機系統的中斷控制方法的流程圖。
具體實施例方式
以下，參照附圖來詳細說明本發明的實施例。
圖1是根據本發明一個實施例的用於計算機系統的中斷控制器的示意圖。
計算機系統中的常規的中斷控制器一般設置在晶片組的南橋晶片上或者設置在南北橋一體的單個晶片上。因此，本發明的中斷信號預處理電路既可以應用於傳統的南橋晶片上，也可以應用於傳統的南北橋一體的晶片上。
如圖1所示，根據本發明的中斷控制器1包括CLK模塊410，高級可編程中斷控制器APIC(Advanced Programmable Interrupt Controller)模塊420(通常APIC模塊420具有24個中斷入口)，以及分別在APIC模塊420的每一個中斷入口處串聯的中斷信號預處理電路430_1……430_24。
計算機系統中的北橋晶片(針對南北橋一體晶片)或南橋晶片自身中的PLL(鎖相)模塊產生時鐘信號CLK給南橋晶片的CLK模塊410，CLK模塊410產生合適的選通時鐘信號I4給APIC模塊420和中斷信號預處理電路430_1……430_24，外部或內部中斷輸入信號分別輸入到中斷信號預處理電路430_1……430_24的輸入端I1_1……I1_24，表明外部或內部中斷輸入信號I1_1……I1_24分別為高電平有效還是低電平有效的輸入信號分別輸入到中斷信號預處理電路430_1……430_24的輸入端I2_1……I2_24。中斷信號預處理電路430_1……430_24的輸入端I3_1……I3_24分別輸入到各中斷信號預處理電路的內部鎖存器，分別是在APIC中斷處理完成、狀態清零後產生的一個至少長於1個時鐘周期的脈衝信號，常態為低電平，僅在復位其內部鎖存器的時候才為高電平的脈衝信號。中斷信號預處理電路430_1……430_24的輸入端I4_1……I4_24是APIC的選通時鐘信號，I5_1……I5_24是PCIRST信號，在整個系統加電時進行復位動作。中斷信號預處理電路430_1……430_24的輸出O1_1……O1_24分別連接到APIC的中斷信號輸入端，中斷信號預處理電路430_1……430_24的輸出O2_1……O2_24進行或運算之後連接到CLK模塊410，以便控制選通時鐘信號的正常工作或被拉低到低電平，從而產生合適的選通時鐘信號I4給APIC模塊420和中斷信號預處理電路430_1……430_24。
在系統正常工作的情況下，只有當中斷控制器1所有的中斷信號輸入端均沒有中斷信號輸入時，選通時鐘信號才會被拉低到低電平，從而節省電能。
圖1中的中斷控制器1所採用的中斷信號預處理電路430_1……430_24，其中每一個中斷信號預處理電路的內部電路如圖2所示，在圖2中，中斷信號預處理電路2包括反相器10、90，多路器20、50，緩衝器70、110，或門80、100，鎖存器30、60，寄存器40。
信號I1是計算機系統內部或外部產生的中斷輸入信號，可以是電平(高電平或低電平)觸發中斷或者是邊沿觸發中斷。信號I1輸入到多路器20的一個輸入端，信號I1經過反相器20反相後輸入到多路器的另一個輸入端。信號I2是指示中斷輸入高電平有效或低電平有效的中斷電平有效選擇確定信號，輸入到多路器20、50的選擇控制端。當信號I2為高電平時，表明中斷輸入信號高電平有效，多路器20選擇信號I1作為輸出，多路器50選擇寄存器40的輸出作為中斷信號預處理電路2的輸出信號O1；當信號I2為低電平時，表明中斷輸入信號低電平有效，多路器20選擇反相後的信號I1作為輸出，多路器50選擇經反相器90反相後的寄存器40的輸出作為中斷信號預處理電路1的輸出信號O1。輸出信號O1是經過中斷信號預處理電路2之後將進入計算機系統的高級可編程中斷控制器(APIC)的中斷輸入信號，可以是電平(高電平或低電平)觸發中斷或者是邊沿觸發中斷。
多路器20的輸出經過緩衝器70輸入到鎖存器30的輸入端。同時，多路器20的輸出還連接到或門80的一個輸入端，或門80的另一個輸入來自寄存器40的輸出端，或門80的輸出連接到鎖存器30的時鐘輸入端。鎖存器30的輸出端連接到寄存器40的輸入端，寄存器40的輸出端連接到多路器50的一個輸入端，寄存器40的輸出經反相器90反相後輸入到多路器50的另一個輸入端。
寄存器40的輸出經過緩衝器110輸入到鎖存器60的輸入端。同時，寄存器40的輸出還連接到鎖存器60的時鐘輸入端，鎖存器60的輸出連接到或門100的一個輸入端，鎖存器30的輸出端還連接到或門100的另一個輸入端，或門100的輸出作為中斷信號預處理電路2的輸出信號O2，輸出信號O2是在系統正常工作時的APIC的選通時鐘使能信號，當信號O2為高電平時，選通時鐘信號正常工作，當信號O2為低電平時，選通時鐘信號被拉低到低電平，從而在系統正常工作無中斷輸入的情況下，沒有選通時鐘信號輸出，以達到節能的目的。
中斷信號預處理電路2還有三個輸入信號I3、I4和I5。信號I3輸入到鎖存器60的復位端，是在APIC中斷處理完成、狀態清零後產生的一個至少長於1個時鐘周期的脈衝信號，常態為低電平，僅在復位鎖存器60的時候才為高電平的脈衝信號。
信號I4是APIC的選通時鐘信號，輸入到寄存器40的時鐘輸入端。
信號I5是PCIRST信號，輸入到鎖存器30和寄存器40的復位端，在整個系統加電時進行復位動作。
圖3是圖2中的中斷信號預處理電路2的工作時序圖。下面結合圖3的時序圖來說明中斷信號預處理電路2的工作過程。其中圖3A是中斷輸入信號高電平有效的情況；圖3B是中斷輸入信號低電平有效的情況；圖3C是偽中斷輸入信號的情況，即中斷輸入信號為毛刺等噪聲信號的情況。
在圖3A中，中斷輸入信號I1是高電平有效的中斷觸發信號，信號I2因此為高電平信號。I1的初始狀態為低電平，多路器20選擇I1為輸出信號。在信號I5的復位作用下，鎖存器30、寄存器40的初始輸出為低電平，多路器50選擇寄存器40的輸出作為中斷信號預處理電路的輸出O1，信號O1為低電平。在信號I3的復位作用下，鎖存器60的初始輸出為低電平，則輸出O2為低電平，則此時沒有選通時鐘信號輸出，信號I4被拉低到低電平。
當I1從低電平變為高電平時，多路器20的輸出變為高電平，則或門80的輸出變為高電平，鎖存器30的時鐘信號有效，從而鎖存器30的輸入為緩衝器70輸出的高電平，鎖存器30的輸出變為高電平，則或門100的輸出變為高電平，從而輸出O2變為高電平，使得選通時鐘信號I4正常工作，進而寄存器40的輸出變為高電平，多路器50的輸出變為高電平，輸出O1變為高電平，鎖存器60的輸出變為高電平，進入正常的中斷處理。
當中斷結束時，I1從高電平變為低電平時，多路器20的輸出變為低電平，此時由於寄存器40的輸出仍保持為高電平，所以或門80的輸出仍為高電平，鎖存器30的時鐘信號有效，從而鎖存器30的輸出為緩衝器70輸出的低電平，鎖存器30的輸出變為低電平，則寄存器40的輸出變為低電平，多路器50的輸出變為低電平，信號O1變為低電平，同時或門80的輸出變為低電平，使得鎖存器30的時鐘信號無效，鎖存器30的輸出鎖存在低電平，同時鎖存器60的輸出鎖存在高電平，則或門100的輸出仍為高電平，選通時鐘信號I4仍然正常工作，直到中斷處理結束後出現的信號I3將鎖存器60復位後，或門100的輸出變為低電平，選通時鐘信號I4才被拉到低電平。
在圖3B中，中斷輸入信號I1是低電平有效的中斷觸發信號，信號I2因此為低電平信號。I1的初始狀態為高電平，多路器20選擇反相器10的輸出為輸出信號。在信號I5的復位作用下，鎖存器30、寄存器40的初始輸出為低電平，多路器50選擇反相器90的輸出作為中斷信號預處理電路的輸出O1，信號O1為高電平。在信號I3的復位作用下，鎖存器60的初始輸出為低電平，則輸出O2為低電平，則此時沒有選通時鐘信號輸出，信號I4被拉低到低電平。
當I1從高電平變為低電平時，多路器20的輸出變為高電平，則或門80的輸出變為高電平，鎖存器30的時鐘信號有效，從而鎖存器30的輸入為緩衝器70輸出的高電平，鎖存器30的輸出變為高電平，則或門100的輸出變為高電平，從而輸出O2變為高電平，使得選通時鐘信號I4正常工作，進而寄存器40的輸出變為高電平，多路器50的輸出變為低電平，輸出O1變為低電平，鎖存器60的輸出變為高電平，進入正常的中斷處理。
當中斷結束時，I1從低電平變為高電平時，多路器20的輸出變為低電平，此時由於寄存器40的輸出仍保持為高電平，所以或門80的輸出仍為高電平，鎖存器30的時鐘信號有效，從而鎖存器30的輸出為緩衝器70輸出的低電平，鎖存器30的輸出變為低電平，則寄存器40的輸出變為低電平，多路器50的輸出變為高電平，信號O1變為高電平，同時或門80的輸出變為低電平，使得鎖存器30的時鐘信號無效，鎖存器30的輸出鎖存在低電平，同時鎖存器60的輸出鎖存在高電平，則或門100的輸出仍為高電平，選通時鐘信號I4仍然正常工作，直到中斷處理結束後出現的信號I3將鎖存器60復位後，或門100的輸出變為低電平，選通時鐘信號I4才被拉到低電平。
從圖3A和3B的波形圖中可以看出，輸出信號O1是比I1滯後1個時鐘周期的原樣重複的信號，並且選通時鐘信號I4正常工作的時間周期比輸出信號O1的存在周期長，因此，當將輸出信號O1連接到APIC的中斷信號輸入端時的中斷處理情況與直接將信號I1連接到APIC的中斷信號輸入端時的傳統中斷處理情況是一樣的。也就是說，圖2中的中斷信號預處理電路除了產生在沒有中斷輸入的情況下使選通時鐘信號I4拉低，從而達到省電的技術效果之外，對系統的中斷處理沒有任何影響。
在圖3C中，中斷輸入信號I1是偽中斷輸入信號的情況，即中斷輸入信號為毛刺等噪聲信號的情況。根據上面圖3A和3B的分析可知，無論信號I2為高電平還是為低電平，輸出信號O1均是比I1滯後1個時鐘周期的原樣重複信號，對於APIC的中斷機制來說，當中斷輸入信號I1是偽中斷輸入信號時，中斷信號預處理電路2的輸出信號O1不會引起系統中斷的產生。並且在信號I3的復位下，仍然會將選通時鐘信號拉低。
此外，儘管在此沒有給出中斷輸入信號邊沿(上升沿或下降沿)觸發中斷的情況，但本領域普通技術人員顯然可以理解，上述中斷信號預處理電路2同樣可以適用於邊沿觸發中斷的情況。並且能夠達到同樣的技術效果，即除了產生在沒有中斷輸入的情況下使選通時鐘信號I4拉低，從而達到省電的技術效果之外，對系統的中斷處理沒有任何影響。
圖4是根據本發明一個實施例的用於計算機系統的中斷控制方法的流程圖。
首先，在步驟S10判斷有無中斷輸入信號，其中中斷輸入信號包括外部中斷信號和內部中斷信號。若在步驟S10判斷沒有中斷輸入信號，則重複進行步驟S10。若在步驟S10判斷有中斷輸入信號，則進行到步驟S20。
在步驟S20，使能中斷控制過程中的選通時鐘信號。接著在步驟S30，對中斷輸入信號進行適當的處理，如延遲、有效電平選擇處理等，並將處理過的中斷輸入信號引入到高級可編程中斷控制器(APIC)進行正常的中斷處理。中斷處理一般包括忽略中斷信號中的毛刺等噪聲，識別真正的中斷信號，並且能夠識別是電平觸發中斷還是邊沿觸發中斷，根據中斷信號進行相關處理，當中斷處理結束時，自動清除中斷。
接著進行步驟S40，在步驟S40，判斷中斷處理是否結束。如果中斷處理沒有結束，則重複進行步驟S40。如果中斷處理結束，則進行步驟S50。
在步驟S50，將選通時鐘信號拉低到低電平，然後返回到步驟S10。
根據本發明實施例的中斷控制方法，在系統正常工作的情況下，只有當沒有任何中斷信號輸入時，才將選通時鐘信號拉低到低電平，從而節省電能。
本發明雖以優選實施例披露如上，然其並非用以限定本發明的範圍，本領域的技術人員在不脫離本發明的精神和範圍的前提下，可做各種的更動與潤飾，因此本發明的保護範圍以本發明的權利要求為準。
權利要求
1.一種用於計算機系統的中斷控制器，包括n個中斷信號預處理電路，接收n個中斷輸入信號以及相應的中斷電平有效選擇確定信號，輸出n個第一輸出信號以及n個第二輸出信號；或運算器，將n個第二輸出信號進行或運算處理；時鐘模塊，接收計算機系統晶片組的鎖相模塊產生的時鐘信號，產生選通時鐘信號；APIC模塊，具有n個中斷入口，接收相應的n個第一輸出信號，接收時鐘模塊產生的選通時鐘信號，將或運算器的輸出連接到APIC模塊的選通時鐘信號輸入端，其中每一個中斷信號預處理電路包括第一反相器，將中斷輸入信號反相；第一多路器，接收中斷輸入信號以及經第一反相器反相的中斷輸入信號；第一鎖存器，鎖存第一多路器的輸出；寄存器，在選通時鐘的控制下，存儲第一鎖存器的輸出；第二反相器，將寄存器的輸出反相；第二多路器，接收寄存器輸出信號以及第二反相器的輸出信號，其輸出信號作為中斷信號預處理電路的第一輸出信號；第二鎖存器，其信號輸入端和時鐘輸入端分別連接到寄存器的輸出端；第一或門，將第一多路器的輸出與寄存器的輸出進行或處理，第一或門的輸出連接到第一鎖存器的時鐘輸入端；第二或門，將第一鎖存器的輸出與第二鎖存器的輸出進行或處理，第二或門的輸出信號作為中斷信號預處理電路的第二輸出信號；其中，第一鎖存器的復位端以及寄存器的復位端連接到系統總線的復位信號上，第二鎖存器的復位端連接一脈衝復位信號，其中，當存在中斷輸入信號時，或運算器的輸出為高電平，APIC模塊的選通時鐘信號輸入端接收正常的選通時鐘信號，進行中斷處理；當不存在任何中斷輸入信號時，或運算器的輸出為低電平，APIC模塊的選通時鐘信號輸入端接收的選通時鐘信號被拉低到低電平。
2.如權利要求1所述的中斷控制器，其中的每一個中斷信號預處理電路還包括第一緩衝器和第二緩衝器，分別用於緩衝第一多路器的輸出和寄存器的輸出；其中第一鎖存器在其時鐘輸入端的信號控制下鎖存第一緩衝器的輸出；第二鎖存器在其時鐘輸入端的信號控制下鎖存第二緩衝器的輸出。
3.如權利要求1所述的中斷控制器，其中計算機系統工作在S0狀態。
4.如權利要求1所述的中斷控制器，其中該第一多路器是根據中斷電平有效選擇確定信號選擇輸出所接收的中斷輸入信號或反相的中斷輸入信號；該第二多路器是根據中斷電平有效選擇確定信號選擇輸出寄存器輸出信號或第二反相器的輸出信號。
5.如權利要求1所述的中斷控制器，其中該第一鎖存器是在其時鐘輸入端的信號控制下鎖存第一多路器的輸出。
6.如權利要求4所述的中斷控制器，其中對於每一個中斷信號預處理電路，當中斷電平有效選擇確定信號為高電平有效選擇確定信號時，第一多路器選擇輸出所接收的中斷輸入信號，第二多路器選擇輸出寄存器輸出信號。
7.如權利要求4所述的中斷控制器，其中對於每一個中斷信號預處理電路，當中斷電平有效選擇確定信號為低電平有效選擇確定信號時，第一多路器選擇輸出經第一反相器反相的中斷輸入信號，第二多路器選擇輸出第二反相器的輸出信號。
8.一種用於計算機系統的中斷信號預處理電路，包括第一反相器，將中斷輸入信號反相；第一多路器，接收中斷輸入信號以及經第一反相器反相的中斷輸入信號；第一鎖存器，鎖存第一多路器的輸出；寄存器，在選通時鐘的控制下，存儲第一鎖存器的輸出；第二反相器，將寄存器的輸出反相；第二多路器，接收寄存器輸出信號以及第二反相器的輸出信號，其輸出信號作為中斷信號預處理電路的第一輸出信號；第二鎖存器，其信號輸入端和時鐘輸入端分別連接到寄存器的輸出端；第一或門，將第一多路器的輸出與寄存器的輸出進行或處理，第一或門的輸出連接到第一鎖存器的時鐘輸入端；第二或門，將第一鎖存器的輸出與第二鎖存器的輸出進行或處理，第二或門的輸出信號作為中斷信號預處理電路的第二輸出信號；其中，第一鎖存器的復位端以及寄存器的復位端連接到系統總線的復位信號上，第二鎖存器的復位端連接一脈衝復位信號，其中，當存在中斷輸入信號時，第二輸出信號隨著中斷輸入信號的有效而變為高電平，使能選通時鐘信號；當脈衝復位信號復位第二鎖存器後，第二輸出信號變為低電平，將選通時鐘信號拉到低電平。
9.如權利要求8所述的中斷信號預處理電路，還包括第一緩衝器和第二緩衝器，分別用於緩衝第一多路器的輸出和寄存器的輸出；其中第一鎖存器在其時鐘輸入端的信號控制下鎖存第一緩衝器的輸出，第二鎖存器在其時鐘輸入端的信號控制下鎖存第二緩衝器的輸出。
10.如權利要求8所述的中斷信號預處理電路，其中該第一多路器是根據中斷電平有效選擇確定信號選擇輸出所接收的中斷輸入信號或反相的中斷輸入信號；該第二多路器是根據中斷電平有效選擇確定信號選擇輸出寄存器輸出信號或第二反相器的輸出信號。
11.如權利要求10所述的中斷信號預處理電路，其中中斷電平有效選擇確定信號為高電平有效選擇確定信號，則第一多路器選擇輸出所接收的中斷輸入信號，第二多路器選擇輸出寄存器輸出信號。
12.如權利要求10所述的中斷信號預處理電路，其中中斷電平有效選擇確定信號為低電平有效選擇確定信號，則第一多路器選擇輸出經第一反相器反相的中斷輸入信號，第二多路器選擇輸出第二反相器的輸出信號。
13.如權利要求8所述的中斷信號預處理電路，其中該第一鎖存器是在其時鐘輸入端的信號控制下鎖存第一多路器的輸出。
14.一種計算機系統的中斷控制方法，包括步驟當判斷出系統中存在中斷輸入信號時，使能中斷控制過程中的選通時鐘信號，對中斷輸入信號進行適當的處理，並將處理過的中斷輸入信號引入到高級可編程中斷控制器進行正常的中斷處理；當中斷處理結束時，將選通時鐘信號拉低到低電平。
15.如權利要求14所述的中斷控制方法，其中計算機系統工作在S0狀態。
全文摘要
本發明涉及一種在符合高級配置與電源接口(ACPI)電源管理標準的計算機系統的中斷控制器、以及用於該中斷控制器的中斷信號預處理電路及其中斷控制方法，其能夠在符合高級配置與電源接口電源管理標準的計算機系統正常工作時節省功耗。根據本發明的一個方面，提供一種計算機系統的中斷控制方法，包括步驟當判斷系統中存在中斷輸入信號時，使能中斷控制過程中的選通時鐘信號，對中斷輸入信號進行適當的處理，並將處理過的中斷輸入信號引入到高級可編程中斷控制器進行正常的中斷處理；當中斷處理結束時，將選通時鐘信號拉低到低電平。
文檔編號G06F1/32GK1858725SQ20061008766
公開日2006年11月8日 申請日期2006年5月31日 優先權日2006年5月31日
發明者尹偉 申請人:威盛電子股份有限公司