半導體封裝件及其製法

2023-08-02 03:44:26

半導體封裝件及其製法
【專利摘要】一種半導體封裝件及其製法，該半導體封裝件的製法先於承載件形成開口，再形成多個導電跡線於該承載件上與開口中，接著將半導體組件設於該開口中，使該半導體組件電性連接該導電跡線，之後形成線路重布結構於該承載件與該開口上以電性連接該半導體組件。通過將半導體組件嵌埋於該承載件的開口中，以令該半導體組件定位於該開口中，所以於製作線路重布結構前不需進行模壓工藝，因而能避免該半導體組件產生偏移。
【專利說明】半導體封裝件及其製法

【技術領域】
[0001] 本發明涉及一種半導體封裝件，尤指一種可防止於固晶時半導體組件偏移的嵌埋 半導體組件的半導體封裝件及其製法。

【背景技術】
[0002] 隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢。為了滿 足半導體封裝件微型化（miniaturization)的封裝需求，發展出晶圓級封裝（Wafer Level Packaging, WLP)的技術。
[0003] 如圖1A至圖1D，其為現有晶圓級半導體封裝件1的製法的剖面示意圖。
[0004] 如圖1A所示，形成一熱化離型膠層（thermal release tape)ll於一承載件10上。
[0005] 接著，置放多個半導體組件12於該熱化離型膠層11上，該些半導體組件12具有 相對的主動面12a與非主動面12b，各該主動面12a上均具有多個電極墊120,且各該主動 面12a粘著於該熱化離型膠層11上。
[0006] 如圖1B所示，以模壓（molding)方式形成一封裝膠體13於該熱化離型膠層11上， 以包覆該半導體組件12。
[0007] 如圖1C所示，進行烘烤工藝以硬化該封裝膠體13,而同時該熱化離型膠層11因受 熱後會失去粘性，所以可一併移除該熱化離型膠層11與該承載件10,以外露該半導體組件 12的主動面12a。
[0008] 如圖ID所示，進行線路重布層（Redistribution layer, RDL)工藝，其形成一線路 重布結構14於該封裝膠體13與該半導體組件12的主動面12a上，令該線路重布結構14 電性連接該半導體組件12的電極墊120。
[0009] 接著，形成一絕緣保護層15於該線路重布結構14上，且該絕緣保護層15外露該 線路重布結構14的部分表面，以供結合如焊球的導電組件16。
[0010] 然而，現有半導體封裝件1的製法中，該熱化離型膠層11具有撓性，且其熱膨脹系 數（Coefficient of thermal expansion, CTE)與該封裝膠體13注入封裝用的模具時的膠 體流動所產生的側推力，將一同影響該半導體晶片12固定的精度，也就是容易使半導體組 件12產生偏移，致使該半導體組件12未置於該熱化離型膠層11的置放區B上，如圖1D' 所示，且當該承載件10移除後會造成該封裝膠體13翹曲（warpage)過大。故而，該線路重 布結構14與該半導體組件12的電極墊120間的對位將產生偏移，當該承載件10的尺寸越 大時，各該半導體組件12間的位置公差也隨之加大，而當偏移公差過大時，將使該線路重 布結構14無法與該電極墊120連接，也就是對該線路重布結構14與該半導體組件12間的 電性連接造成極大影響，因而造成良率過低及產品可靠度不佳等問題。
[0011] 此外，現有製法中，因需使用該熱化離型膠層11，所以無法降低製造成本。
[0012] 因此，如何克服上述現有技術的問題，實已成目前亟欲解決的課題。


【發明內容】

[0013] 鑑於上述現有技術的種種缺失，本發明的主要目的為提供一種半導體封裝件及其 製法，能避免該半導體組件產生偏移。
[0014] 本發明的半導體封裝件，其包括：承載件，其具有相對的第一表面與第二表面，且 形成有連通至該第一表面並具有底部的開口；多個導電跡線，其形成於該開口的底部、該開 口的側壁與該承載件的第一表面上；第一半導體組件，其設於該開口中，該第一半導體組件 具有相對的第一主動面與第一非主動面，該主動面上具有多個第一電極墊，且該第一主動 面朝向該開口的底部，以令該些第一電極墊電性連接該導電跡線；第二半導體組件，其設於 該第一半導體組件上，該第二半導體組件具有相對的第二主動面與第二非主動面，該第二 主動面上具有多個第二電極墊，且該第二非主動面結合至該第一半導體組件的第一非主動 面上，以令該第二主動面及第二電極墊外露於該開口；以及線路重布結構，其形成於該承載 件的第一表面與該第二半導體組件的第二主動面上，而藉該線路重布結構電性連接該導電 跡線及該第二主動面上的第二電極墊。
[0015] 本發明還提供一種半導體封裝件的製法，其包括：提供一具有相對的第一表面與 第二表面的承載件；形成連通至該承載件的第一表面的開口，該開口具有底部；形成多個 導電跡線於該承載件的第一表面、該開口的底部與該開口的側壁上；設置第一半導體組件 於該開口中，該第一半導體組件具有相對的第一主動面與第一非主動面，該主動面上具有 多個第一電極墊，且該第一主動面朝向該開口的底部，並令該些第一電極墊電性連接該導 電跡線；設置第二半導體組件於該第一半導體組件上，該第二半導體組件具有相對的第二 主動面與第二非主動面，該第二主動面上具有多個第二電極墊，且該第二非主動面接合至 該第一半導體組件的第一非主動面上，而令該第二主動面及第二電極墊外露於該開口；以 及形成線路重布結構於該承載件的第一表面與該第二半導體組件的第二主動面上，以藉該 線路重布結構電性連接該導電跡線及該些第二電極墊。
[0016] 前述的半導體封裝件及其製法中，該承載件為半導體基板或玻璃基板。
[0017] 前述的半導體封裝件及其製法中，該開口具有連通的第一容置空間與第二容置空 間，該第一容置空間由該底部及與該底部鄰接的開口的側壁所構成，以收納該第一半導體 組件，例如，該第一容置空間的容積小於或等於該第二容置空間的容積。
[0018] 前述的半導體封裝件及其製法中，該開口的側壁呈階梯狀。
[0019] 前述的半導體封裝件及其製法中，該第一半導體組件的寬度小於或等於該第二半 導體組件的寬度。
[0020] 前述的半導體封裝件及其製法中，該承載件還具有導電孔部，其由該承載件的第 二表面延伸至該開口的底部，以令該導電孔部電性連接該第一半導體組件。例如，形成該導 電孔部的工藝包括：形成通孔於該開口的底部上；以及於形成該導電跡線時，形成該導電 孔部於該通孔中。
[0021] 依上述，該第一半導體組件以導電組件電性連接該導電孔部。例如，薄化該承載件 的第二表面，使該些導電孔部外露於該承載件的第二表面；或者，該通孔連通該承載件的第 二表面與該開口的底部，使該些導電孔部外露於該承載件的第二表面。
[0022] 另外，依上述，本發明還包括結合電子組件於該承載件的第二表面上，且該電子組 件電性連接該導電孔部。
[0023] 由上可知，本發明的半導體封裝件及其製法，通過將該第一與第二半導體組件嵌 埋於該承載件的開口中，以令該第一與第二半導體組件定位於該開口中，所以相比於現有 技術，本發明不需使用現有熱化離型膠層，且不需進行模壓工藝，因而能避免該第一與第二 半導體組件產生偏移。因此，於量產時，當該承載件的尺寸越大時，該第二半導體組件間的 位置公差不會隨之加大，所以於製作該線路重布結構時，其與該第二半導體組件間的電性 連接能有效對接，因而能提商良率及提升廣品可罪度。
[0024] 此外，本發明的承載件為硬質材，也就是未經加熱即已硬化，所以相比於現有技 術，本發明不需進行加熱工藝，因而能避免該承載件翹曲過大。
[0025] 另外，相比於現有熱化離型膠層，該承載件為半導體基板或玻璃基板，因而極易制 作，所以能大幅降低製造成本。

【專利附圖】

【附圖說明】
[0026] 圖1A至圖1D為現有半導體封裝件的製法的剖視示意圖；其中，圖1D'為圖1C的 上視圖；
[0027] 圖2A至圖2F為本發明的半導體封裝件的製法的第一實施例的剖視示意圖；以及
[0028] 圖3A至圖3F為本發明的半導體封裝件的製法的第二實施例的剖視示意圖；其中， 圖3A'及圖3B'為圖3A及圖3B的另一實施例。
[0029] 符號說明
[0030] 1，2, 3 半導體封裝件
[0031] 10 承載件
[0032] 11 熱化離型膠層
[0033] 12 半導體組件
[0034] 12a 主動面
[0035] 12b 非主動面
[0036] 120 電極墊
[0037] 13 封裝膠體
[0038] 14, 24 線路重布結構
[0039] 15, 25 絕緣保護層
[0040] 16, 26, 31 導電組件
[0041] 20 承載件
[0042] 20a 第一表面
[0043] 20b, 20b' 第二表面
[0044] 200 開口
[0045] 200a 底部
[0046] 200b 側壁
[0047] 201 第一容置空間
[0048] 202 第二容置空間
[0049] 21 第一半導體組件
[0050] 21a 第一主動面
[0051] 21b 第一非主動面
[0052] 210 第一電極墊
[0053] 22 第二半導體組件
[0054] 22a 第二主動面
[0055] 22b 第二非主動面
[0056] 220 第二電極墊
[0057] 23 導電跡線
[0058] 240 介電層
[0059] 241 線路層
[0060] 242 導電盲孔
[0061] 243 電性接觸墊
[0062] 250 開孔
[0063] 27 粘著層
[0064] 30 導電孔部
[0065] 300,300' 通孔
[0066] 32 電子組件
[0067] B 置放區
[0068] D, R, T, W 寬度
[0069] S 切割路徑。

【具體實施方式】
[0070] 以下通過特定的具體實施例說明本發明的實施方式，本領域技術人員可由本說明 書所揭示的內容輕易地了解本發明的其它優點及功效。
[0071] 須知，本說明書所附圖式所繪示的結構、比例、大小等，均僅用以配合說明書所揭 示的內容，以供本領域技術人員的了解與閱讀，並非用以限定本發明可實施的限定條件，所 以不具技術上的實質意義，任何結構的修飾、比例關係的改變或大小的調整，在不影響本發 明所能產生的功效及所能達成的目的下，均應仍落在本發明所揭示的技術內容得能涵蓋的 範圍內。同時，本說明書中所引用的如"上"、"第一"、"第二"及"一"等用語，也僅為便於敘 述的明了，而非用以限定本發明可實施的範圍，其相對關係的改變或調整，在無實質變更技 術內容下，當也視為本發明可實施的範疇。
[0072] 圖2A至圖2F為本發明的半導體封裝件2的製法的第一實施例的剖面示意圖。本 發明的封裝件工藝可採用整版面（Panel)工藝或晶圓級封裝（Wafer Level Package)工藝。
[0073] 如圖2A所示，提供一具有相對的第一表面20a與第二表面20b的承載件20,且形 成多個連通至該承載件20的第一表面20a的開口 200,各該開口 200具有一底部200a。
[0074] 於本實施例中，該承載件20為如晶圓、矽板的半導體基板或玻璃基板，其中，該晶 圓的材質可為碳化娃（SiC)、非晶娃（amorphos Si)、砷化鎵（GaAs)、氧化錯（A1203)。
[0075] 此外，該開口 200具有連通的一第一容置空間201與一第二容置空間202,且該第 一容置空間201由該底部200a及與該底部200a鄰接的側壁200b所構成。
[0076] 又，該開口 200的側壁200b呈階梯狀，例如，圖2A所示的垂直式階梯或呈非垂直 狀階梯（圖未示)，且該第一容置空間201的容積(或寬度W)小於該第二容置空間202的容積 (或寬度T)。因此，本發明可利用黃光工藝及蝕刻（乾式或溼式）製作階梯狀的開口 200。 [0077] 另外，於其它實施例中，該第一容置空間201的容積(或寬度W)可等於該第二容置 空間202的容積(或寬度T)，致使該開口 200的側壁200b呈垂直平面。
[0078] 如圖2B所示，形成多個導電跡線23於該承載件20的第一表面20a上，並由該開 口 200的底部200a經該開口 200的側壁200b延伸至該承載件20的第一表面20a上。
[0079] 於本實施例中，利用黃光工藝製作圖案化導電跡線23。
[0080] 如圖2C所示，設置一第一半導體組件21於該開口 200中，也就是該第一容置空間 201收納該第一半導體組件21。
[0081] 於本實施例中，該第一半導體組件21具有相對的一第一主動面21a與一第一非主 動面2lb,該第一主動面21a上具有多個第一電極墊210,且該第一主動面21a朝向該開口 200的底部200a，且令該些第一電極墊210接觸且電性連接該開口 200的底部200a上的導 電跡線23。
[0082] 如圖2D所示，通過粘著層27以將一第二半導體組件22堆棧於該第一半導體組件 21上，該第二半導體組件22具有相對的一第二主動面22a與一第二非主動面22b，該第二 主動面22a上具有多個第二電極墊220,且該第二非主動面22b接合至該第一半導體組件 21的第一非主動面21b上，而令該第二主動面22a及第二電極墊220與該第一表面20a同 側並外露於該開口 200。
[0083] 於本實施例中，該第二容置空間202收納該第二半導體組件22。
[0084] 此外，該第一半導體組件21的平面尺寸（即水平面方向的尺寸，如寬度D)小於或 等於該第二半導體組件22的平面尺寸（即寬度R)。
[0085] 又，於其它實施例中，該第一半導體組件21的平面尺寸（即水平面方向的尺寸，如 寬度D)可等於該第二半導體組件22的平面尺寸（即寬度R)。
[0086] 另外，於其它實施例中，該第二半導體組件22的數量可依需求設計為多個。
[0087] 如圖2E所示，進行線路重布層（RDL)工藝，形成一線路重布結構24於該承載件20 的第一表面20a與該第二半導體組件22的第二主動面22a上，以藉該線路重布結構24電 性連接該導電跡線23及該些第二電極墊220。
[0088] 於本實施例中，該線路重布結構24包含多個介電層240、形成於各該介電層240上 的多個線路層241、及形成於該介電層240中的多個導電盲孔242,且該線路層241通過該 些導電盲孔242電性連接該承載件20的第一表面20a上的導電跡線23及該第二半導體組 件22的第二電極墊220。
[0089] 此外，最外層的該線路層241具有多個電性接觸墊243,且形成一絕緣保護層25於 該線路重布結構24上，該絕緣保護層25具有外露該些電性接觸墊243的多個開孔250,以 於各該開孔250處形成如焊球的導電組件26,以供電性連接該些電性接觸墊243與外部組 件（圖未示)。
[0090] 又，該第二半導體組件22可通過該線路層241與導電盲孔242電性連接該導電跡 線23。
[0091] 如圖2F所示，進行切單工藝，其沿如圖2E所示的切割路徑S進行切割，以製作多 個半導體封裝件2。
[0092] 本發明的製法中，其通過將該第一與第二半導體組件21，22嵌埋於該承載件20的 開口 200中，以令該第一與第二半導體組件21，22定位於該開口 200中，所以本發明不需使 用現有熱化離型膠層，且不需進行模壓工藝，因而可避免熱膨脹係數及封裝膠體所產生的 側推力等的影響，致能避免該第一與第二半導體組件21，22產生偏移。因此，當該承載件20 的尺寸越大時，各該第二半導體組件22間的位置公差不會隨之加大，所以可精確控制該第 二半導體組件22的精度，以於製作該線路重布結構24時，該導電盲孔242與該第二半導體 組件22間的電性連接能有效對接，而能提高良率及提升產品可靠度。
[0093] 此外，本發明的承載件20為硬質材，也就是未經加熱即已硬化，所以本發明的制 法不需進行加熱工藝，因而能避免該承載件20翹曲（warpage)過大。
[0094] 另外，於本發明的製法中，該承載件20為半導體基板或玻璃基板，因而極易製作， 所以無需使用現有特製的熱化離型膠層，從而能大幅降低製造成本。
[0095] 圖3A至圖3F為本發明的半導體封裝件3的製法的第二實施例的剖面示意圖。本 實施例與第一實施例的差異在於增設導電孔部30,其它結構與工藝大致相同。
[0096] 如圖3A所示，形成該開口 200後，以雷射鑽孔方式形成通孔300於該開口 200的 底部200a上。
[0097] 於本實施例中，該通孔300未延伸至該承載件20的第二表面20b，但於其它實施 例中，如圖3A'所示，該通孔300'可連通該承載件20的第二表面20b與開口 200的底部 200a。
[0098] 如圖3B所示，接續圖3A的工藝，於形成該導電跡線23時，形成如銅的金屬材質的 導電孔部30於該通孔300中。
[0099] 於本實施例中，因該通孔300的深度不深，所以可採用一次圖案化的方式，也就是 同時圖案化電鍍形成該導電跡線23與導電孔部30。
[0100] 此外，有關電鍍的方式繁多，例如導電層（seed layer)與光阻的應用，並無特別限 制。
[0101] 又，當該通孔300'的深度較深時，如圖3A'及圖3B'所示，可採用兩次圖案化的 方式，也就是先進行第一次圖案化工藝，以形成該導電孔部30,待移除第一次圖案化工藝的 耗材，如導電層（圖略）與光阻（圖略)，再形成第二次圖案化工藝的耗材，以形成該導電跡線 23〇
[0102] 另外，有關圖案化工藝的方式繁多，例如沉積、蝕刻等方式，並不限於上述電鍍方 式。
[0103] 如圖3C所示，設置第一半導體組件21與第二半導體組件22,且令該導電孔部30 電性連接該第一半導體組件21的第一電極墊210。
[0104] 於本實施例中，該第一半導體組件21的部分第一電極墊210以如金屬塊的導電組 件31電性連接該導電孔部30,且該第一半導體組件21的部分第一電極墊210電性連接該 導電跡線23。
[0105] 如圖3D所示，形成該線路重布結構24、絕緣保護層25及導電組件26。
[0106] 如圖3E所示，薄化該承載件20的第二表面20b'，使該些導電孔部30外露於該承 載件20的第二表面20b'。
[0107] 若接續圖3A'所示的工藝，因該通孔300'連通該承載件20的第二表面20b，使該 些導電孔部30於成形時已外露於該承載件20的第二表面20b，所以薄化工藝可視需求而 定。
[0108] 如圖3F所示，結合多個電子組件32於該承載件20的第二表面20b上，且該電子 組件32電性連接該導電孔部30的外露表面。之後，進行切單工藝，沿如圖3E所示的切割 路徑S進行切割，以製作多個半導體封裝件3。也可先切割，再結合該電子組件32。
[0109] 於本實施例中，該電子組件32例如封裝件、晶片、被動組件等，並無特別限制。
[0110] 此外，該電子組件32以底膠固定於該承載件20的第二表面20b'上，也可使用模 壓工藝進行固定。
[0111] 另外，有關該導電孔部30的工藝步驟不限於上述，例如，可於圖2E的工藝後，再形 成該通孔300與該導電孔部30。因此，該導電孔部30的製作可依需求而定。
[0112] 本發明還提供一種半導體封裝件2, 3,包括：一承載件20、多個導電跡線23、一第 一半導體組件21、一第二半導體組件22以及一線路重布結構24。
[0113] 所述的承載件20為半導體基板或玻璃基板，其具有相對的第一表面20a與第二表 面20b，20b'，且形成有連通至該第一表面20a並具有底部200a的開口 200。
[0114] 所述的導電跡線23形成於該開口 200的底部200a、該開口 200的側壁200b與該 承載件20的第一表面20a上。
[0115] 所述的第一半導體組件21設於該開口 200中，該第一半導體組件21具有相對的 第一主動面21a與第一非主動面21b，該第一主動面21a上具有多個第一電極墊210,且該 第一主動面21a朝向該開口 200的底部200a，以令該些第一電極墊210電性連接該導電跡 線23。
[0116] 所述的第二半導體組件22設於該第一半導體組件21上，該第二半導體組件22具 有相對的第二主動面22a與第二非主動面22b，該第二主動面22a上具有多個第二電極墊 220,且該第二非主動面22b接合至該第一半導體組件21的第一非主動面21b上，而令該第 二主動面22a及第二電極墊220外露於該開口 200。
[0117] 所述的線路重布結構24形成於該承載件20的第一表面20a與該第二半導體組件 22上，而藉該線路重布結構24電性連接該導電跡線23及該些第二電極墊220。
[0118] 於一實施例中，該開口 200具有連通的第一容置空間201與第二容置空間202,且 該第一容置空間201由該底部200a及側壁200b所構成，以收納該第一半導體組件21，又該 第一容置空間201的容積小於或等於該第二容置空間202的容積。
[0119] 於一實施例中，該開口 200的側壁200b呈階梯狀。
[0120] 於一實施例中，該第一半導體組件21的寬度D小於或等於該第二半導體組件22 的寬度R。
[0121] 於一實施例中，該承載件20還具有多個導電孔部30,由該承載件20的第二表面 20b'直線延伸至該開口 200的底部200a，以令該導電孔部30通過多個導電組件31電性連 接該第一電極墊210。
[0122] 所述的半導體封裝件3還包括一電子組件32,結合於該承載件20的第二表面20b 上且電性連接該導電孔部30。
[0123] 綜上所述，本發明的半導體封裝件及其製法，主要通過將該第一與第二半導體組 件嵌埋於該承載件的開口中，使該第一與第二半導體組件定位於該開口中，所以該第一與 第二半導體組件不會偏位。因此，不論該承載件的尺寸大小，各該第二半導體組件間的位置 公差均不會隨的變化，所以可精確控制該第二半導體組件的精度，以於製作該重布線路結 構時，其與該第二半導體組件間的電性連接能有效對接，而能提高良率及提升產品可靠度。
[0124] 此外，本發明的承載件為硬質材，所以能避免該承載件翹曲過大。
[0125] 另外，於本發明的製法中，該承載件為半導體基板或玻璃基板，因而極易製作，所 以能大幅降低製造成本。
[0126] 上述實施例僅用以例示性說明本發明的原理及其功效，而非用於限制本發明。任 何本領域技術人員均可在不違背本發明的精神及範疇下，對上述實施例進行修改。因此本 發明的權利保護範圍，應如權利要求書所列。
【權利要求】
1. 一種半導體封裝件，其包括： 承載件，其具有相對的第一表面與第二表面，且形成有連通至該第一表面並具有底部 的開口； 多個導電跡線，其形成於該開口的底部、該開口的側壁與該承載件的第一表面上； 第一半導體組件，其設於該開口中，該第一半導體組件具有相對的第一主動面與第一 非主動面，該主動面上具有多個第一電極墊，且該第一主動面朝向該開口的底部，以令該些 第一電極墊電性連接該導電跡線； 第二半導體組件，其設於該第一半導體組件上，該第二半導體組件具有相對的第二主 動面與第二非主動面，該第二主動面上具有多個第二電極墊，且該第二非主動面結合至該 第一半導體組件的第一非主動面上，以令該第二主動面及第二電極墊外露於該開口；以及 線路重布結構，其形成於該承載件的第一表面與該第二半導體組件的第二主動面上， 而藉該線路重布結構電性連接該導電跡線及該第二主動面上的第二電極墊。
2. 根據權利要求1所述的半導體封裝件，其特徵在於，該承載件為半導體基板或玻璃 基板。
3. 根據權利要求1所述的半導體封裝件，其特徵在於，該開口具有連通的第一容置空 間與第二容置空間，該第一容置空間由該底部及與該底部鄰接的開口的側壁所構成，以收 納該第一半導體組件。
4. 根據權利要求3所述的半導體封裝件，其特徵在於，該第一容置空間的容積小於或 等於該第二容置空間的容積。
5. 根據權利要求1所述的半導體封裝件，其特徵在於，該開口的側壁呈階梯狀。
6. 根據權利要求1所述的半導體封裝件，其特徵在於，該第一半導體組件的寬度小於 或等於該第二半導體組件的寬度。
7. 根據權利要求1所述的半導體封裝件，其特徵在於，該承載件還具有導電孔部，其由 該承載件的第二表面延伸至該開口的底部，以令該導電孔部電性連接該第一半導體組件。
8. 根據權利要求7所述的半導體封裝件，其特徵在於，該導電孔部電性連接該第一電 極墊。
9. 根據權利要求7所述的半導體封裝件，其特徵在於，該第一半導體組件以導電組件 電性連接該導電孔部。
10. 根據權利要求7所述的半導體封裝件，其特徵在於，該半導體封裝件還包括電子組 件，其結合於該承載件的第二表面上且電性連接該導電孔部。
11. 一種半導體封裝件的製法，其包括： 提供一具有相對的第一表面與第二表面的承載件； 形成連通至該承載件的第一表面的開口，該開口具有底部； 形成多個導電跡線於該承載件的第一表面、該開口的底部與該開口的側壁上； 設置第一半導體組件於該開口中，該第一半導體組件具有相對的第一主動面與第一非 主動面，該主動面上具有多個第一電極墊，且該第一主動面朝向該開口的底部，並令該些第 一電極墊電性連接該導電跡線； 設置第二半導體組件於該第一半導體組件上，該第二半導體組件具有相對的第二主動 面與第二非主動面，該第二主動面上具有多個第二電極墊，且該第二非主動面接合至該第 一半導體組件的第一非主動面上，而令該第二主動面及第二電極墊外露於該開口；以及 形成線路重布結構於該承載件的第一表面與該第二半導體組件的第二主動面上，以藉 該線路重布結構電性連接該導電跡線及該些第二電極墊。
12. 根據權利要求11所述的半導體封裝件的製法，其特徵在於，該承載件為半導體基 板或玻璃基板。
13. 根據權利要求11所述的半導體封裝件的製法，其特徵在於，該開口具有連通的第 一容置空間與第二容置空間，該第一容置空間由該底部及與該底部鄰接的開口的側壁所構 成，以收納該第一半導體組件。
14. 根據權利要求13所述的半導體封裝件的製法，其特徵在於，該第一容置空間的容 積小於或等於該第二容置空間的容積。
15. 根據權利要求11所述的半導體封裝件的製法，其特徵在於，該開口的側壁呈階梯 狀。
16. 根據權利要求11所述的半導體封裝件的製法，其特徵在於，該第一半導體組件的 寬度小於或等於該第二半導體組件的寬度。
17. 根據權利要求11所述的半導體封裝件的製法，其特徵在於，該承載件還具有導電 孔部，其由該承載件的第二表面延伸至該開口的底部，以令該導電孔部電性連接該第一半 導體組件。
18. 根據權利要求17所述的半導體封裝件的製法，其特徵在於，形成該導電孔部的工 藝包括： 形成通孔於該開口的底部上；以及 於形成該導電跡線時，形成該導電孔部於該通孔中。
19. 根據權利要求18所述的半導體封裝件的製法，其特徵在於，該製法還包括薄化該 承載件的第二表面，使該些導電孔部外露於該承載件的第二表面。
20. 根據權利要求18所述的半導體封裝件的製法，其特徵在於，該通孔連通該承載件 的第二表面與該開口的底部，使該些導電孔部外露於該承載件的第二表面。
21. 根據權利要求17所述的半導體封裝件的製法，其特徵在於，該第一半導體組件以 導電組件電性連接該導電孔部。
22. 根據權利要求17所述的半導體封裝件的製法，其特徵在於，該製法還包括結合電 子組件於該承載件的第二表面上，且該電子組件電性連接該導電孔部。
【文檔編號】H01L23/522GK104143537SQ201310183339
【公開日】2014年11月12日 申請日期:2013年5月17日 優先權日:2013年5月10日
【發明者】陳彥亨, 林畯棠, 廖宴逸, 劉鴻汶, 紀傑元, 許習彰 申請人:矽品精密工業股份有限公司