完全矽化區域以提高性能的結構及其方法
2023-08-12 17:25:31 4
專利名稱：完全矽化區域以提高性能的結構及其方法
技術領域：
本發明通常涉及集成電路(IC)晶片製造，更具體而言，涉及包括完全矽化的區域的結構以及相關的方法。
背景技術：
在半導體工業中，隨著尺寸的進一步縮小，器件性能的改善日益變得更加困難。發明內容公開了包括完全珪化的區域的結構以及相關的方法。在一個實施例中，一種結構包括襯底；部分珪化的區域，位於在所述襯底上形成的集成電 路的有源區域中；完全矽化的區域，位於所述集成電路的非有源區域中； 以及其中由^^共半導體層形成所述部分和完全矽化的區域。本發明的第一方面提供了一種結構包括襯底；部分矽化的區域，位 於在所述襯底上形成的集成電路的有源區域中；完全矽化的區域，位於所 述集成電路的非有源區域中；以及其中由公共半導體層形成所述部分和完 全矽化的區域。本發明的第二方面提供了一種結構包括襯底；在所述襯底上的第一 場效應電晶體(FET);在所述襯底上的第二FET;以及完全矽化的區域， 位於在所述笫一和所迷第二 FET的鄰近的源極/漏極區域之間的所述襯底中。本發明的第三方面提供了一種方法包括在介質層中的至少一個有源 矽區域之上形成多晶矽層；部分矽化在所述至少一個有源矽區域之上的所 述多晶矽層的第一區域；以及完全矽化在非有源矽區域之上所述多晶矽層的第二區域。它問題。
通過本發明的各種方面的下列詳細描述並結合描述本發明的各種實施 例的附圖，可以更容易地理解本發明的這些和其它特徵。圖l示出了結構的第一實施例的截面視圖；圖2示出了結構的第二實施例的截面視圖；圖3示出了包括過孔的結構的第二實施例的頂視圖；圖4示出了圖3的截面圖；圖5示出了結構的第三實施例的截面圖；圖6-11示出了一種形成圖1-4的結構的方法的一個實施例；圖11、12和14-18示出了一種形成圖5的結構的方法的一個實施例；以及圖13和19示出了圖5、 11、 12和14-18的實施例的可選實施例。 應當注意，本發明的附圖沒有按比例縮放。附圖僅僅旨在描述本發明的典型方面，因此不應被考慮為限制本發明的範圍。在附圖中，附圖之間相似的標號代表相似的單元。
具體實施方式
參考圖1 - 5,公開了包括完全珪化的區域20的結構10的各種實施例。 圖3示出了圖4的頂^L圖。每個實施例包括襯底12、 112(例如，矽)、 位於在襯底12、 112上形成的集成電路(IC) 18、 118的有源區域16、 ll6 中的部分珪化的區域l4、 114、以及位於IC18、 118的非有源區域22、 l22 中的完全矽化的區域20、 120。此外，在每個實施例中，由^^共半導體層 30、 130，例如多晶矽、珪鍺等，形成部分矽化的區域14、 114和完全矽化 的區域20、 120。(注意，雖然都是矽化物，但使用不同的陰影線示出區域14、 114和20、 120僅僅是為了不同的目的。)在下列描述中，例如，僅僅在圖l和5中所示出的，可以在絕緣體上 半導體(SOI)晶片24之上形成結構10，該絕緣體上半導體(SOI)晶片 24具有襯底12、 112、掩埋絕緣體層26、 126以及在掩埋絕緣體層26中形 成的半導體層30的半導體區域28。然而，應該理解，本發明的教導不局 限於該類型的襯底。也就是，還可以採用體矽襯底。在該情況下，本領域 的技術人員將認識到，掩埋絕緣體層26、 126和矽襯底12、 112之間將不存在差異，以及半導體層28沒有被限定在掩埋絕緣體層26、 126內，而是 在體矽襯底內。參考圖l-4，在這些實施例中，可以在多個位置中設置完全矽化的區 域20。第一，完全矽化的區域38位於第一和第二場效應電晶體(FET) 40、 42的鄰近的源初l/漏極區域(有源區域)16之間。在圖1中，FET40 和42都是nFET，如通過兩個FET的有源區域16的共同的陰影線示出的。 結果，在鄰近的源極/漏極區域16之間的完全矽化的區域38作為互連，並 減小了體到體洩漏，由此作為在兩個FET 40、 42的體之間的隔離區域。 在圖2中，如通過兩個FET的有源區域16的不同的陰影線示出的， 一個 FET是pFET42，另一個是nFET40。在該情況中，在FET40、 42的鄰近 的源極/漏極區域16之間的完全矽化的區域38作為對接結(butted junction )，其改善了 n +到P +連接以及nFET體到pFET體隔離。另外 的完全珪化的區域可以提供作為在多晶矽層30內的互連的布線區域44。 在形成期間，矽化還可以在FET40、 42中形成完全矽化的柵極導體46。 在這些實施例中，部分矽化的區域14被設置在源極/漏極區域16中。珪化 的區域14、 20包括任何公知或以後開發的矽化物，例如，鈷珪化物、鎳珪 化物等。圖3-4示例了結構10如何減小需要的過孔50的數目，例如，僅需要 一個過孔以接觸完全珪化的區域38，這減小了電容。也就是，僅僅需要一 個過孔接觸完全矽化的區域38，而不是對應於每一個FET40、"的鄰近 的源極/漏極區域16中的每一個部分矽化的區域14的兩個接觸。參考圖5,另一實施例包括襯底112 (例如，矽)、位於在襯底112 上形成的集成電路(IC) 118的有源區域116中的部分珪化的區域114、 以及位於IC118的非有源區域122中的完全矽化的區域120。結果，提供 了具有部分矽化物柵極導體160的電晶體140、 142。此外，由公共半導體 層130,例如多晶矽、矽鍺等，形成部分矽化的區域114和完全矽化的區 域120。在該情況下，部分矽化的區域114包括在半導體層130的剩餘部 分162之上的柵極導體160，並且完全矽化的區域120包括耦合部分矽化 的柵極導體160的互連164。因此，在該實施例中的結構IO提供了連續柵 極160、 164，該連續柵極160、 164在非有源區域122中是完全矽化的並 在有源區域116之上是部分珪化的114。在該實施例中，還示出了設置在 結構IO之上的介質層166。介質層166包括，例如，氧化矽、氮化矽或其 組合。雖然設置了很多過孔，但僅僅示出了延伸通過介質層166的一個過 孔150。參考圖6-19，示出了形成上述結構10的方法的各種實施例。在任何 情況下，每個實施例包括在介質層26、 126中的至少一個有源矽區域16、 116之上形成多晶矽層30、 130，部分珪化在至少一個有源矽區域16、 116 之上的多晶矽層30、 130的笫一區域14、 114;以及完全矽化在非有源矽 區域22、 122之上的多晶珪層30、 130的第二區域20、 120。圖6-IO示出了形成圖1-4中所示出的結構10的一種示例性方法。 在圖6中，提供絕緣體上半導體(SOI)襯底24,其具有在襯底l2 (例如， 矽)之上的掩埋絕緣體層26 (例如，氧化矽)中限定的半導體層30的半 導體區域28(例如，多晶矽、矽鍺等)。示出了已經在SOI村底M之上 形成的電晶體40、 42,並且形成硬掩模200。硬掩模200包括，例如，氧 化矽硬掩模、或氮化矽硬掩模。可以使用任何現在公知或隨後開發的技術 形成上迷結構。在圖7中，回蝕刻200以暴露電晶體40、 42的頂部。在圖8中，澱積、構圖並蝕刻光致抗蝕劑(未示出)以去除^更掩模200 從而暴露將被完全珪化的半導體區域28的區域202。在圖9中，澱積金屬 層204,例如鈷、鎳等，並在圖10中退火金屬層204從而完全消耗暴露的半導體區域28。金屬層204具有足夠的厚度以允許究全矽化。結果為產生 完全矽化的區域20。如上面所指出的，其中FET40、 42是nFET,完全矽 化的區域20作為互連區域38,而其中FET40、 42不相同時，例如， 一個 是nFET而另一個是pFET，完全珪化的區域20作為對接結38。接下來， 可以以任何現在^^知或隨後開發的方法，例如，溼法蝕刻，去除金屬層204 和硬掩模200 (如圖1-4所示)。如在圖3和4中所示，隨後的常規處理 (例如，光刻、導體澱積)可以將過孔50設置到完全矽化的區域20。如 上所述，完全矽化的區域44 (圖3、 4、 10)在某些實施例中可以作為布線 區域。圖11-19示出了形成圖5中所示出的結構IO的示例性方法。在圖11 中，提供了絕緣體上半導體(SOI)襯底24，其具有在襯底112 (例如， 矽)之上的掩埋絕緣體層126 (例如，氧化矽)中限定的半導體區域28 (例 如，多晶矽、矽鍺等)。然而，在該情況下，在SOI襯底24之上限定半 導體層130並在半導體區域28之上限定半導體區域128，其可以通過將最 終作為柵極介質的介質層129 (例如，氧化矽)相分離。在圖12中，澱積、構圖(例如，使用光致抗蝕劑(未示出)、構圖以 及蝕刻)硬掩模220從而暴露將被矽化的半導體層130的區域222。如在 圖12中示出的在兩個有源區域116之上，保留硬掩模220。結果，如此後 描述的，在有源區域116之上形成的電晶體140、 142(圖5)將包括僅部 分矽化的柵極。然而，如在圖13中示出的，構圖硬4^模220以選擇地暴露 有源區域116之上的區域222,以便同樣形成完全矽化的柵極，如這裡進 一步描述的。從圖12繼續處理，圖14示出了金屬層270 (例如，鈷、鎳等)的澱 積，圖15示出了退火以形成完全矽化的區域120。金屬層270足夠厚以允 許暴露的半導體層的完全矽化。圖16示出了選擇蝕刻去除未反應金屬層 270(圖15)和硬掩模220(圖13)之後的結構。圖17示出了薄禽屬層272 (例如，鈷、鎳等)的澱積，圖18示出了退火以形成部分矽化的區域114。 金屬層272為這樣的厚度，其僅僅足夠允許半導體層130的區域128的部分矽化。隨後，如在圖5中所示，去除未反應的金屬層272 (圖17)，澱積介 質層166並形成過孔150。圖5示出了包括部分矽化的區域柵極導體160 的結構10。然而，如在圖19中所示，如果從圖13中示出的結構繼續處理， 結構10可以包括部分矽化的柵極導體160和完全矽化的柵極導體168。雖然這裡已經描述了形成結構10的示例性方法，應該理解可以在本發 明的範圍內採用並考慮各種其它的技術。上述的結構和方法應用在集成電路晶片的製造中。製造者可以以原料 晶片的形式(也就是，作為具有多個未封裝晶片的單一晶片)如棵管芯或 者以封裝的形式分發產生的集成電路晶片。在後一種情況下，在單晶片封 裝(例如具有附加到主板或者其它較高級載體的引線的塑料載體)中或者 在多晶片封裝(例如具有單或雙表面互連或者掩埋互連的陶瓷載體)中安 裝晶片。在任何情況下，然後將所述晶片與其它晶片、分立電路元件、和/ 或其它信號處理器件集成，作為(a)中間產品例如主板或者(b)最終產品的一部分。該最終產品可以為包括集成電路晶片的任何產品，從玩具和 其它低端應用到具有顯示器、鍵盤或者其它輸入設備以及中央處理器的高 級計算機產品。為了實例和描述的目的，提出了本發明的各種方面的上述描述。不希 望是無遺漏的或將本發明限制到公開的精確形式，並且明顯地，很多修改 和變化是可能的。旨在對於本領域的技術人員顯而易見的這樣的修改和改 變被包括在所附權利限定的本發明的範圍內。
權利要求
1.一種結構包括襯底；部分矽化的區域，位於在所述襯底上形成的集成電路的有源區域中；完全矽化的區域，位於所述集成電路的非有源區域中；以及其中由公共半導體層形成所述部分和完全矽化的區域。
2. 根據權利要求1的結構，其中所述部分矽化的區域包括源極/漏極 區域。
3. 根據權利要求l的結構，其中所述完全矽化的區域包括在第一和第 二場效應電晶體(FET)的鄰近的源極/漏極區域之間的互連區域。
4. 根據權利要求l的結構，其中所述完全矽化的區域包括在第一和第 二場效應電晶體(FET)的鄰近的源極/漏極區域之間的對接結。
5，根據權利要求4的結構，其中所述第一和笫二 FET中的一個是 pFET，並且另一個是nFET。
6. 根據權利要求l的結構，其中所述部分矽化的區域包括柵極導體。
7. 根據權利要求l的結構，其中所述完全珪化的區域包括互連。
8. 根據權利要求7的結構，其中所述互連耦合部分矽化的柵極導體。
9. 一種結構包括 襯底；第一場效應電晶體(FET)，在所述襯底上； 笫二FET，在所述襯底上；以及完全矽化的區域，位於在所述笫一和所述笫二 FET的鄰近的源極/漏 極區域之間的所述襯底中。
10. 根據權利要求9的結構，其中所述第一和第二 FET中的一個是 pFET，並且另一個是nFET。
11. 根據權利要求10的結構，其中所述完全矽化的區域作為所述第一 和第二FET的有源區域之間的隔離區域。
12. 根據權利要求9的結構，其中所述第一和第二FET中的每一個是 nFET。
13. 根據權利要求12的結構，其中所述完全矽化的區域作為所述第一 和第二FET的有源區域之間的互連。
14. 根據權利要求9的結構，還包括鄰近所述第一和第二FET的完全 矽化的布線區域。
15，根據權利要求9的結構，還包括在每個源極/漏極區域之上的部分 矽化的區域。
16. —種方法，包括以下步驟在介質層中的至少一個有源矽區域之上形成多晶矽層； 部分矽化在所述至少一個有源矽區域之上的所述多晶矽層的第一區 域；以及完全矽化在非有源矽區域之上的所述多晶矽層的第二區域。
17. 根據權利要求16的方法，其中所述完全矽化的第二區域包括柵極 導體。
18. 根據權利要求16的方法，其中所述完全矽化的第二區域包括在一 對場效應電晶體的有源區域之間的區域。
19. 根據權利要求16的方法，其中所述完全矽化的笫二區域包括布線 區域。
20. 根據權利要求16的方法，其中所述部分珪化的第一區域包括柵極 導體。
全文摘要
本發明涉及完全矽化區域以提高性能的結構及其方法。公開了包括完全矽化的區域的結構以及相關的方法。在一個實施例中，一種結構包括襯底；部分矽化的區域，位於在所述襯底上形成的集成電路的有源區域中；完全矽化的區域，位於所述集成電路的非有源區域中；以及其中由公共半導體層形成所述部分和完全矽化的區域。
文檔編號H01L27/02GK101226931SQ20081000220
公開日2008年7月23日 申請日期2008年1月2日 優先權日2007年1月18日
發明者B·A·安德森, E·J·諾瓦克 申請人:國際商業機器公司