電平轉換電路的製作方法
2023-08-12 22:17:36 2
電平轉換電路的製作方法
【專利摘要】一種電平轉換電路，包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管，其中，第一NMOS管為在深N阱的NMOS管，第一NMOS管的源極連接第一NMOS管的襯底和第三NMOS管的漏極；第二NMOS管為在深N阱的NMOS管，第二NMOS管的源極連接第二NMOS管的襯底和第四NMOS管的漏極；第三NMOS管的源極連接襯底和地，第三NMOS管的柵極適於輸入輸入信號；第四NMOS管的源極連接襯底和地，第四NMOS管的柵極適於輸入輸入信號的反相信號。
【專利說明】電平轉換電路
【技術領域】
[0001 ] 本發明涉及一種電平轉換電路。
【背景技術】
[0002]電平轉換電路被廣泛應用於各種接口電路及輸入輸出單元中來實現電平的邏輯轉換。如圖1所示，所述電平轉換電路包括:第一 NMOS管MNl 1、第二 NMOS管MN12、第一 PMOS管MPl1、第二 PMOS管MP12和反相器11。
[0003]所述第一 NMOS管麗11的源極接地；柵極作為所述電平轉換電路的輸入端IN ;漏極連接第一 PMOS管MPll的漏極，並作為所述電平轉換電路的第二輸出端0UTB。所述第二NMOS管麗12的柵極連接反相器11的輸出端；源極接地；漏極連接第二 PMOS管MP12的漏極，並作為所述電平轉換電路的第一輸出端OUT。所述第一 PMOS管MPll的源極適於輸入第一電壓Vsp ;柵極連接第二 NMOS管麗12的漏極。所述第二 PMOS管MP12的源極適於輸入第一電壓Vsp ;柵極連接第一 NMOS管麗11的漏極。所述反相器11的輸入端連接所述電平轉換電路的輸入端IN。
[0004]下面對圖1所示的電平轉換電路的工作原理做詳細說明。
[0005]當電平轉換電路的輸入端IN輸入邏輯低電平0，如接地時，第一 NMOS管麗11截止，第二 NMOS管麗12導通，在所述第二 NMOS管麗12的下拉作用下，電平轉換電路輸出的第一輸出端OUT的電壓為0V，並且使得第一 PMOS管MPlI導通，在所述第一 PMOS管MPll的上拉作用下，電平轉換電路的第二輸出端OUTB的電壓為第一電壓Vsp。
[0006]當電平轉換電路的輸入端IN輸入邏輯高電平1，如為電壓值小於第一電壓Vsp的第二電壓時，第二 NMOS管MN12截止，第一 NMOS管MNl I導通，在所述第一 NMOS管MNl I的下拉作用下，電平轉換電路輸出的第二輸出端OUTB的電壓為0V，並且使得第二 PMOS管MP12導通，在所述第二 PMOS管MP12的上拉作用下，電平轉換電路的第一輸出端OUT的電壓為第一電壓Vsp，從而實現了由第二電壓到第一電壓Vsp的轉換。
[0007]然而，現有電平轉換電路可以實現的高電平轉換電壓有限，即可以輸出的第一電壓Vsp的電壓值不能太高，因為過高的輸出電壓會擊穿第一 NMOS管麗11、第二 NMOS管麗12、第一 PMOS管MPll或第二 PMOS管MP12，使得電平轉換電路無法工作。
【發明內容】
[0008]本發明解決的問題是現有電平轉換電路可以實現的高電平轉換電壓有限。
[0009]為解決上述問題，本發明提供一種電平轉換電路，包括:第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第一 NMOS管、第二 NMOS管、第三NMOS管和第四NMOS管；
[0010]所述第一 PMOS管的源極連接襯底並適於輸入第一電壓，所述第一 PMOS管的漏極連接所述第三PMOS管的源極和第三PMOS管的襯底，所述第一 PMOS管的柵極連接所述第四PMOS管的漏極和第二 NMOS管的漏極；
[0011]所述第二 PMOS管的源極連接襯底並適於輸入所述第一電壓，所述第二 PMOS管的漏極連接所述第四PMOS管的源極和第四PMOS管的襯底，所述第二 PMOS管的柵極連接所述第三PMOS管的漏極和第一 WOS管的漏極；
[0012]所述第一 NMOS管為在深N阱的NMOS管，所述第一 NMOS管的源極連接所述第一NMOS管的襯底和第三NMOS管的漏極；
[0013]所述第二 NMOS管為在深N阱的NMOS管，所述第二 NMOS管的源極連接所述第二NMOS管的襯底和第四NMOS管的漏極；
[0014]所述第三NMOS管的源極連接襯底和地，所述第三NMOS管的柵極適於輸入輸入信號;
[0015]所述第四NMOS管的源極連接襯底和地，所述第四NMOS管的柵極適於輸入所述輸入信號的反相信號。
[0016]可選的，所述第三PMOS管的柵極適於輸入第二電壓，l/2*Vsp ( Vll ( 2/3*Vsp,Vll為所述第二電壓的電壓值，Vsp為所述第一電壓的電壓值。
[0017]可選的，所述第四PMOS管的柵極適於輸入第三電壓，l/2*Vsp ( V12 ( 2/3*Vsp,V12為所述第三電壓的電壓值，Vsp為所述第一電壓的電壓值。
[0018]可選的，所述第一 NMOS管的柵極適於輸入第四電壓，l/3*Vsp ( V21 ( l/2*Vsp,V21為所述第四電壓的電壓值，Vsp為所述第一電壓的電壓值。
[0019]可選的，所述第一 NMOS管的深N阱適於輸入所述第四電壓。
[0020]可選的，所述第二 NMOS管的柵極適於輸入第五電壓，l/3*Vsp ( V22 ( l/2*Vsp,V22為所述第五電壓的電壓值，Vsp為所述第一電壓的電壓值。
[0021]可選的，所述第二 NMOS管的深N阱適於輸入所述第五電壓。
[0022]可選的，所述第三PMOS管的柵極適於輸入第二電壓，所述第四PMOS管的柵極適於輸入第三電壓，所述第二電壓和第三電壓的電壓值相等。
[0023]可選的，所述第一 NMOS管的柵極適於輸入第四電壓，所述第二 NMOS管的柵極適於輸入第五電壓，所述第四電壓和第五電壓的電壓值相等。
[0024]與現有技術相比，本發明電平轉換電路需要實現較高電壓的轉換時，不易出現MOS管被擊穿的情況，保證了電平轉換電路的正常工作。
【專利附圖】
【附圖說明】
[0025]圖1是現有電平轉換電路的結構示意圖；
[0026]圖2是本發明實施例的電平轉換電路的結構示意圖。
【具體實施方式】
[0027]為使本發明的上述目的、特徵和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施例做詳細的說明。
[0028]如圖2所示，本發明實施例提供一種電平轉換電路，包括:第一 PMOS管MP21、第二PMOS 管 MP22、第三 PMOS 管 MP23、第四 PMOS 管 MP24、第一 NMOS 管 MN21、第二 NMOS 管 MN22、第三NMOS管MN23和第四NMOS管MN24。
[0029]所述第一 PMOS管MP21的源極連接第一 PMOS管MP21襯底並適於輸入第一電壓Vsp，所述第一 PMOS管MP21的漏極連接所述第三PMOS管MP23的源極和第三PMOS管MP23的襯底，所述第一 PMOS管MP21的柵極連接所述第四PMOS管MP24的漏極和第二 NMOS管麗22的漏極並作為所述電平轉換電路的第一輸出端OUT。
[0030]所述第二 PMOS管MP22的源極連接第二 PMOS管MP22的襯底並適於輸入所述第一電壓Vsp，所述第二 PMOS管MP22的漏極連接所述第四PMOS管MP24的源極和第四PMOS管MP24的襯底，所述第二 PMOS管MP22的柵極連接所述第三PMOS管MP23的漏極和第一 NMOS管麗21的漏極並作為所述電平轉換電路的第二輸出端0UTB。
[0031]所述第一 NMOS管MN21為在深N阱(De印N_WELL，DNW)的NMOS管，所述第一 NMOS管麗21的源極連接所述第一 NMOS管麗21的襯底和第三NMOS管麗23的漏極。
[0032]所述第二 NMOS管麗22為在深N阱的NMOS管，所述第二 NMOS管麗22的源極連接所述第二 NMOS管麗22的襯底和第四NMOS管麗24的漏極。
[0033]所述第三WOS管麗23的源極連接襯底和地GND，所述第三NMOS管麗23的柵極適於輸入輸入信號Vinl。
[0034]所述第四匪OS管麗24的源極連接襯底和地GND，所述第四NMOS管麗24的柵極適於輸入所述輸入信號的反相信號Vin2。
[0035]所述深N阱是指在形成NMOS管的P型襯底之下還有一層N型離子注入形成的隔
尚層O
[0036]在本實施例中，所述第三PMOS管MP23的柵極適於輸入第二電壓VII,l/2*Vsp ( Vll ( 2/3*Vsp，公式中的Vll表示所述第二電壓的電壓值、Vsp表示所述第一電壓的電壓值。
[0037]所述第四PMOS管MP24的柵極適於輸入第三電壓V12，l/2*Vsp ≤ V12≤ 2/3*Vsp，公式中的V12表示所述第三電壓的電壓值、Vsp表示所述第一電壓的電壓值。所述第二電壓Vll的電壓值可以與第三電壓V12的電壓值相等。
[0038]所述第一 NMOS管MN21的柵極適於輸入第四電壓V21，l/3*Vsp≤V21≤l/2*Vsp，公式中的V21表示所述第四電壓的電壓值、Vsp表示所述第一電壓的電壓值。
[0039]所述第二 NMOS管MN22的柵極適於輸入第五電壓V22，l/3*Vsp ≤V22 ≤ l/2*Vsp，公式中的V22為所述第五電壓的電壓值、Vsp表示所述第一電壓的電壓值。所述第四電壓V21的電壓值可以與第五電壓V22的電壓值相等。。
[0040]所述第一 NMOS管麗21的深N阱適於輸入所述第四電壓V21，所述第二 NMOS管麗22的深N講適於輸入所述第五電壓V22。
[0041]所述輸入信號Vinl和輸入信號的反相信號Vin2可以分別由第一反相器21和第二反相器22產生。具體的，第一反相器21的輸出端連接第三NMOS管麗23的柵極並適於產生所述輸入信號Vinl,第二反相器22的輸出端連接第一反相器21的輸入端和第四NMOS管MN24的柵極並適於產生所述輸入信號的反相信號Vin2。所述第二反相器22的輸入端作為所述電平轉換電路的輸入端IN。輸入信號Vinl及其反相信號Vin2的獲得方法可以根據現有技術中的其他方法實現，此處不加限制。
[0042]下面對圖2所示的電平轉換電路的工作原理做詳細說明。
[0043]當輸入信號Vinl為邏輯低電平O時，所述輸入信號的反相信號Vin2為邏輯高電平1，第四NMOS管MN24導通，第三NMOS管MN23截止，第五電壓V22使得第二 NMOS管MN22導通，在導通的第二 NMOS管麗22和第四NMOS管麗24的下拉作用下，電平轉換電路的第一輸出端OUT的電壓為0V，0V的柵極電壓使得第一 PMOS管MP21導通，第二電壓Vll使得第三PMOS管MP23導通，在導通的第一 PMOS管MP21和第三PMOS管MP23的上拉作用下，電平轉換電路的第二輸出端OUTB的電壓與第一電壓Vsp的電壓值相等。
[0044]當輸入信號Vinl為邏輯高電平I時，所述輸入信號的反相信號Vin2為邏輯低電平0，第三NMOS管MN23導通，第四NMOS管MN24截止，第四電壓V21使得第一 NMOS管MN21導通，在導通的第一 NMOS管麗21和第三NMOS管麗23的下拉作用下，電平轉換電路的第二輸出端OUTB為0V，OV的柵極電壓使得第二 PMOS管MP22導通，第三電壓V12使得第四PMOS管MP24導通，在導通的第二 PMOS管MP22和第四PMOS管MP24的上拉作用下，電平轉換電路的第一輸出端OUT的電壓與第一電壓Vsp的電壓值相等。
[0045]繼續參考圖1，在現有電平轉換電路中，當電平轉換電路的第一輸出端OUT的電壓為第一電壓Vsp、第二輸出端OUTB的電壓為OV時，第二 NMOS管麗12的漏極電壓為第一電壓Vsp，第二 NMOS管麗12的襯底電壓為0V，第一 PMOS管MPl I的漏極電壓為0V，第一 PMOS管MPll的襯底為第一電壓Vsp。由於第一 PMOS管MPll的漏極和襯底之間的電壓差Vdb和漏極和源極之間的電壓差Vds以及第二 NMOS管MN12的漏極和襯底之間的電壓差Vdb和漏極和源極之間的電壓差Vds均與第一電壓Vsp的電壓值相等，當第一電壓Vsp的電壓值較大時，第一 PMOS管MPll和第二 NMOS管麗12易出現擊穿，從而無法工作。第一輸出端OUT的電壓為0V、第二輸出端OUTB的電壓為第一電壓Vsp的情況與上述情況類似，當第一電壓Vsp的電壓值較大，第二 PMOS管MP12和第一 NMOS管麗11也容易出現無法工作的情況。
[0046]本實施例的第一 NMOS管麗21和第二 NMOS管麗22均為在深N阱的NMOS管,所以，第一 NMOS管麗21的源極可以連接襯底，第二 NMOS管麗22的源極可以連接襯底。因此，第一 NMOS管麗21和第二 NMOS管麗22不會出現因源極和襯底之間的電壓差Vsb較高而擊穿的問題，漏極和襯底之間的電壓差Vdb與漏極和源極之間的電壓差Vds相等。
[0047]第二輸出端OUTB輸出第一電壓Vsp的初期階段，第一 NMOS管麗21會因柵極和源極的電壓差大於閾值電壓而進入導通狀態，使得第一匪OS管MN21的源極電壓逐漸升高，直至第一 NMOS管麗21的柵極和源極的電壓差小於閾值電壓時，第一 NMOS管麗21進入截止狀態。第一 NMOS管麗21進入截止狀態後，可以將第一 NMOS管麗21的源極電壓近似看作與第四電壓V21的電壓值相等，即第一 NMOS管麗21的源極電壓和第三NMOS管麗23的漏極電壓穩定在與第四電壓V21大致相等的電壓值。所以，第三NMOS管麗23的漏極和襯底之間的電壓差Vdb和漏極和源極之間的電壓差Vds僅與第四電壓V21的電壓值相關，即便第一電壓Vsp較大，也不易出現擊穿問題。
[0048]由於第一 NMOS管麗21的源極電壓和襯底電壓與第四電壓V21的電壓值近似相等，所以，即便第一電壓Vsp較大，第一 NMOS管麗21的漏極和源極的電壓差Vds以及漏極和襯底之間的電壓差Vdb也較小。因此，第一 NMOS管麗21也不易出現因漏極和源極的電壓差Vds或漏極和襯底之間的電壓差Vdb較高而擊穿的問題。
[0049]與上述理由相類似的，第一輸出端OUT輸出第一電壓Vsp時，第二 NMOS管麗22的源極電壓和襯底電壓以及第四NMOS管MN24的漏極電壓與第五電壓V22的電壓值近似相等，即便第一電壓Vsp較大，第二 NMOS管麗22和第四NMOS管麗24也不易發生因漏極和襯底之間的電壓差Vdb或漏極和源極之間的電壓差Vds過大而擊穿的問題。
[0050]與第一NMOS 管 MN21、第二 NMOS 管 MN22、第三 NMOS 管 MN23 和第四 NMOS 管 MN24的上述工作原理相對應的，由於本實施例增加了第三PMOS管MP23和第四PMOS管MP24，所以第一 PMOS管MP21、第二 PMOS管MP22、第三PMOS管MP23和第四PMOS管MP24的漏極和襯底之間的電壓差Vdb以及漏極和源極之間的電壓差Vds均不容易在第一電壓Vsp變大時出現耐壓性不夠的問題，從而保證了電平轉換電路的正常工作。
[0051 ] 在本實施例中，第一電壓Vsp的電壓值可以大於或等於電平轉換電路中NMOS管或者PMOS管的擊穿電壓且小於或等於電平轉換電路中NMOS管或者PMOS管的擊穿電壓的兩倍。此處所述的擊穿電壓是指NMOS管或者PMOS管的漏極和襯底之間的電壓差Vdb、源極和襯底之間的電壓差Vsb以及漏極和源極之間的電壓差Vds中擊穿電壓最小的一個。此外，考慮到柵氧化層的擊穿電壓問題，第一電壓Vsp還應該小於或等於柵氧化層的擊穿電壓。但是，由於柵氧化層的擊穿電壓較高，所以NMOS管或者PMOS管的柵極和襯底之間的電壓差Vgb、柵極和源極之間的電壓差Vgs以及柵極和漏極之間的電壓差Vgd都不易發生耐壓性不夠的問題。
[0052]雖然本發明披露如上，但本發明並非限定於此。任何本領域技術人員，在不脫離本發明的精神和範圍內，均可作各種更動與修改，因此本發明的保護範圍應當以權利要求所限定的範圍為準。
【權利要求】
1.一種電平轉換電路，其特徵在於，包括:第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第一 NMOS管、第二 NMOS管、第三NMOS管和第四NMOS管； 所述第一 PMOS管的源極連接襯底並適於輸入第一電壓，所述第一 PMOS管的漏極連接所述第三PMOS管的源極和第三PMOS管的襯底，所述第一 PMOS管的柵極連接所述第四PMOS管的漏極和第二 NMOS管的漏極； 所述第二 PMOS管的源極連接襯底並適於輸入所述第一電壓，所述第二 PMOS管的漏極連接所述第四PMOS管的源極和第四PMOS管的襯底，所述第二 PMOS管的柵極連接所述第三PMOS管的漏極和第一 NMOS管的漏極； 所述第一 NMOS管為在深N阱的NMOS管，所述第一 NMOS管的源極連接所述第一 NMOS管的襯底和第三NMOS管的漏極； 所述第二 NMOS管為在深N阱的NMOS管，所述第二 NMOS管的源極連接所述第二 NMOS管的襯底和第四NMOS管的漏極； 所述第三NMOS管的源極連接襯底和地，所述第三NMOS管的柵極適於輸入輸入信號；所述第四NMOS管的源極連接襯底和地，所述第四NMOS管的柵極適於輸入所述輸入信號的反相信號。
2.如權利要求1所述的電平轉換電路，其特徵在於，所述第三PMOS管的柵極適於輸入第二電壓，l/2*Vsp ^ Vll ^ 2/3*Vsp，Vll為所述第二電壓的電壓值，Vsp為所述第一電壓的電壓值。
3.如權利要求1所述的電平轉換電路，其特徵在於，所述第四PMOS管的柵極適於輸入第三電壓，l/2*Vsp ( V12 ( 2/3*Vsp，V12為所述第三電壓的電壓值，Vsp為所述第一電壓的電壓值。
4.如權利要求1所述的電平轉換電路，其特徵在於，所述第一NMOS管的柵極適於輸入第四電壓，l/3*Vsp ( V21 ( l/2*Vsp，V21為所述第四電壓的電壓值，Vsp為所述第一電壓的電壓值。
5.如權利要求4所述的電平轉換電路，其特徵在於，所述第一NMOS管的深N阱適於輸入所述第四電壓。
6.如權利要求1所述的電平轉換電路，其特徵在於，所述第二NMOS管的柵極適於輸入第五電壓，l/3*Vsp < V22 < l/2*Vsp, V22為所述第五電壓的電壓值，Vsp為所述第一電壓的電壓值。
7.如權利要求6所述的電平轉換電路，其特徵在於，所述第二NMOS管的深N阱適於輸入所述第五電壓。
8.如權利要求1所述的電平轉換電路，其特徵在於，所述第三PMOS管的柵極適於輸入第二電壓，所述第四PMOS管的柵極適於輸入第三電壓，所述第二電壓和第三電壓的電壓值相等。
9.如權利要求1所述的電平轉換電路，其特徵在於，所述第一NMOS管的柵極適於輸入第四電壓，所述第二 NMOS管的柵極適於 輸入第五電壓，所述第四電壓和第五電壓的電壓值相等。
【文檔編號】H03K19/0185GK103825599SQ201410086115
【公開日】2014年5月28日 申請日期:2014年3月10日 優先權日:2014年3月10日
【發明者】胡劍, 楊光軍 申請人:上海華虹宏力半導體製造有限公司