一種高速同步計數器的製作方法
2023-07-20 12:44:31 3
專利名稱：一種高速同步計數器的製作方法
技術領域：
本發明屬於數字電路領域，特別是提供一種高速同步計數器，它能夠提高計數速度和同步精度。
背景技術：
常用的計數器採用前一級計數器的輸出作為後一級計數器的計數輸入，各級計數器以串聯的形式連接，計數器的總延遲等於各級計數器的延遲的和，各級計數器的狀態的變化是不同步的。該類計數器僅適用於對計數速度和同步計數要求不高的應用，其典型電路如7493晶片採用的電路。
美國專利3,943,478和4,679,216公開了一種累進門控所有前面各級的輸出信號使其傳播到後一級的輸入信號上的同步二進位計數器。然而，各級的重複使用，使門控中所用的「與非」門的輸入端複雜化，這對計數器電路的集成化是不利的。美國專利4,037,085介紹了一種監視各級電流來確定後一級的狀態的計數器。但因進位信號從第一級傳到第二級的傳輸時間，使工作速度的效率未能令人滿意。94118088.3用一個電路接收前一級計數器的輸出信號和低位計數器產生的低位進位信號，從而產生下個進位信號加到至少一個後一級計數器上，以提高根據前一級產生的進位信號進行一信號的串行傳輸操作的電子電路中該信號的傳輸速率，其計數速度仍然不能快。
現有的高速同步計數器採用將相關的前級計數器的輸出作為邏輯裝置的控制信號，邏輯裝置的輸出信號和輸入線的時鐘信號輸入到轉換裝置，控制輸入線的時鐘信號脈衝是否可到達後一級計數器，使得後一級計數器狀態變化，參考文獻見96105127.2。96105127.2的高速同步計數器電路的核心是採用前級計數器的輸出作為控制信號，控制輸入線的時鐘信號是否可到達後一級計數器，控制對象是輸入線的時鐘信號。96105127.2的高速同步計數器電路由於其各級之間採用的是串聯方式，即前一級的邏輯裝置的輸出將作為後一級的邏輯裝置的輸入，後一級的邏輯裝置的輸出與前面各級的計數器的狀態有關。由於每一級邏輯裝置都有一定的時間延遲，前面各級的計數器的狀態需要經過各級邏輯裝置才能達到本級邏輯裝置，當計數器位數多或輸入線的時鐘的頻率很高時，由於邏輯裝置的延遲，本級邏輯裝置還未達到應有的穩定狀態時，輸入線的時鐘就已經到達，計數器將出現不穩定或漏計數。計數器的位數越多，所能達到的最高計數頻率就越低。96105127.2的高速同步計數器電路另外一個問題是其計數器的性能取決於輸入線的時鐘頻率，圖1是輸入線的時鐘頻率為5MHz時的實施例1和實施例2的各位計數器輸出波形；圖2是輸入線的時鐘頻率為50MHz時的實施例1和實施例2的各位計數器輸出波形；圖3是輸入線的時鐘頻率為100MHz時的實施例1和實施例2的各位計數器輸出波形。圖中fin為輸入線的時鐘波形，Q1為計數器1的輸出波形，Q2為計數器2的輸出波形，Q3為計數器3的輸出波形，Q4為計數器4的輸出波形，Q5為計數器5的輸出波形。由圖1可以看出，當輸入線的時鐘頻率不高時，該方案已失去了計數的功能，以及各級計數器的狀態的變化的延遲。由圖2可以看出，當輸入線的時鐘頻率較高時，該方案的第二計數器的輸出不是期望狀態。由圖3可以看出，當輸入線的時鐘頻率在合適的範圍內，該方案的計數器的輸出才是期望狀態。
96105127.2的高速同步計數器電路的問題概括如下計數狀態串行傳遞，當計數器級數多時，總延遲時間較長；輸入線的時鐘頻率只能在一定的範圍內，既不能太高，也不能太低，該頻率範圍取決於電路器件的速度，不同速度的器件的頻率範圍是不一樣的；各計數器計數的同步速度較低。該計數器不能適用於高速計數，並高速讀出的應用，如高速計時器。該計數器也不能用於輸入線的時鐘脈衝間隔在較寬範圍變化的應用，如隨機計時器。
發明內容
本發明的目的就是為解決上述背景技術存在的問題，採用新的計數方案，提供一種能夠適應更寬的輸入線的時鐘頻率範圍的高速同步計數器。
本發明的技術方案是一種高速同步計數器，具有計數信號輸入線和n位計數級，n≥2，計數信號輸入線連接到所述的各級計數器的計數信號輸入端，其特徵是每位計數器中都具有一個計數電路和至少一個計數預置裝置，計數電路具有至少一個計數預置輸入口，每一個計數預置裝置具有至少兩個輸入端和至少一個輸出端，計數預置裝置的輸入端與本級計數器的輸出及它的全部前級計數器的輸出連接，計數預置裝置的輸出端接本級計數器的計數預置輸入口。
如上所述的高速同步計數器，其特徵是所述的各級計數器當前的輸出狀態，在下一個計數信號輸入線信號有效前，輸入到相應的計數器的計數預置裝置，計數預置裝置根據輸入產生相應的計數器在下一個計數信號輸入線信號有效時所應輸出的狀態。
如上所述的高速同步計數器，其特徵是所述的計數預置裝置的輸出狀態，在下一個計數信號輸入線信號有效時，被置於本級計數器的輸出端。
如上所述的高速同步計數器，其特徵是所述計數預置裝置由邏輯電路組成，邏輯電路包括至少一個與門電路或至少一個或門電路；如上所述的高速同步計數器，其特徵是所述的高速同步計數器可以將多塊上述計數器進行級聯形成更長的計數器；級聯的後一計數器塊的第一級計數器的計數預置裝置的一個輸入端與級聯的前一計數器塊的最後一級計數器的計數預置裝置相連，其另一個輸入端與級聯的前一計數器塊最後一級計數器的輸出端相連。
本發明的高速同步計數器包括計數信號輸入線，用以輸入計數輸入信號；至少兩級計數單元，用以根據計數輸入信號產生多位計數值；各級計數單元均具有一個計數器和一個計數預置裝置；計數預置輸入口用以預置計數器中的低位計數級單元，在下一個計數輸入信號有效時的輸出狀態。
各級計數單元的計數器的計數預置輸入口連接的計數預置裝置，根據本位計數器和它的高位的各計數器的輸出狀態，產生下一個計數輸入信號有效時的本位計數器的預置狀態。在下一個計數輸入信號有效時，各位計數器同時將本位計數器的輸出狀態置為本位計數器的計數預置裝置預置的狀態。在各位計數器的本次計數狀態穩定後，各位計數器的計數預置輸入口連接的計數預置裝置，根據當前的本位計數器和它的高位的各計數器的輸出狀態，產生新的本位計數器的計數預置裝置的輸出。
由於各計數器的輸出狀態是在計數輸入信號有效前就已經預置好了，所以在計數輸入信號有效時，各位計數器可以實現同時的輸出狀態的轉換。各位計數器的計數預置裝置的延遲時間是一致的，並且是並行運行的，所以對於同樣速度的器件，本發明可以達到更高的計數速度和同步精度，而且計數輸入信號頻率範圍更寬，並且可用於計數輸入信號的間隔是隨機的應用。
本發明最多可以直接連接的計數器位數，取決於計數器輸出端的負載驅動能力，即可以驅動的計數預置裝置個數。對於更多位數的計數器應用，可以採用級聯方式予以擴展。擴展連接的計數預置裝置的總延遲時間比級聯的前塊計數預置裝置的延遲時間多一級門電路的延遲時間。
下面將結合實施例對本發明的原理及特性，以及對於級聯擴展的應用和延遲的影響，做進一步的說明。
圖1輸入線的時鐘頻率為5MHz時96105127.2的實施例1和實施例2的各位計數器輸出波形；圖2輸入線的時鐘頻率為50MHz時96105127.2的實施例1和實施例2的各位計數器輸出波形；圖3輸入線的時鐘頻率為100MHz時96105127.2的實施例1和實施例2的各位計數器輸出波形；圖4本發明實施例1的電路示意圖；圖5本發明實施例2的電路示意圖；圖6本發明實施例3的電路示意圖；具體實施方式
圖4是本發明優選實施例的電路示意圖，計數輸入信號1連接到六位計數器2-7的時鐘輸入端。與門10、15、20、25、30、35和異或門13、18、23、28、33、38構成計數預置裝置。計數器的輸出端12、17、22、27、32、37將各位計數器的狀態輸出。
計數器2作為整個計數器的第一級(高位)時，與門10的兩個輸入端8和9被置為高電平，其輸出11始終為高電平。異或門13的輸出14取決於計數器2的輸出12和與門10的輸出11。當計數器2的輸出12和與門10的輸出11相同時，異或門13的輸出14為低電平；當計數器2的輸出12和與門10的輸出11不相同時，異或門13的輸出14為高電平。計數器2在計數輸入信號1有效時，將計數器2的輸出12置為異或門13的輸出14的狀態。
與門15的兩個輸入端被連接到計數器2的輸出12。異或門18的輸出19取決於計數器3的輸出17和與門15的輸出16。當計數器3的輸出17和與門15的輸出16相同時，異或門18的輸出19為低電平；當計數器3的輸出17和與門15的輸出16不相同時，異或門18的輸出19為高電平。計數器3在計數輸入信號1有效時，將計數器3的輸出17置為異或門18的輸出19的狀態。
與門20的一個輸入端被連接到計數器2的輸出12，另一個輸入端被連接到計數器3的輸出17。異或門23的輸出24取決於計數器4的輸出22和與門20的輸出21。當計數器4的輸出22和與門20的輸出21相同時，異或門23的輸出24為低電平；當計數器4的輸出22和與門20的輸出21不相同時，異或門23的輸出24為高電平。計數器4在計數輸入信號1有效時，將計數器4的輸出22置為異或門23的輸出24的狀態。
與門25的一個輸入端被連接到計數器2的輸出12，一個輸入端被連接到計數器3的輸出17，另一個輸入端被連接到計數器4的輸出22。異或門28的輸出29取決於計數器5的輸出27和與門25的輸出26。當計數器5的輸出27和與門25的輸出26相同時，異或門28的輸出29為低電平；當計數器5的輸出27和與門25的輸出26不相同時，異或門28的輸出29為高電平。計數器5在計數輸入信號1有效時，將計數器5的輸出27置為異或門28的輸出29的狀態。
與門30的一個輸入端被連接到計數器2的輸出12，一個輸入端被連接到計數器3的輸出17，一個輸入端被連接到計數器4的輸出22，另一個輸入端被連接到計數器5的輸出27。異或門33的輸出34取決於計數器6的輸出32和與門30的輸出31。當計數器6的輸出32和與門30的輸出31相同時，異或門33的輸出34為低電平；當計數器6的輸出32和與門30的輸出31不相同時，異或門33的輸出34為高電平。計數器6在計數輸入信號1有效時，將計數器6的輸出32置為異或門33的輸出34的狀態。
與門35的一個輸入端被連接到計數器2的輸出12，一個輸入端被連接到計數器3的輸出17，一個輸入端被連接到計數器4的輸出22，一個輸入端被連接到計數器5的輸出27，另一個輸入端被連接到計數器6的輸出32。異或門38的輸出39取決於計數器7的輸出37和與門35的輸出36。當計數器7的輸出37和與門35的輸出36相同時，異或門38的輸出39為低電平；當計數器7的輸出37和與門35的輸出36不相同時，異或門38的輸出39為高電平。計數器7在計數輸入信號1有效時，將計數器7的輸出37置為異或門38的輸出39的狀態。
由於計數器輸出端的驅動能力的限制，計數器的位數不能太長，當需要長計數器時，可採用多塊本發明的計數器進行級聯。計數器2作為長計數器的級聯的後塊的第一級時，級聯的後塊的與門10的輸入端8或9連接到級聯的前塊計數器7的輸出37，級聯的後塊的與門10的輸入端9或8連接到級聯的前塊與門35的輸出36。
本實施方式的高速同步計數器，一般來說，具有計數信號輸入線和n位計數級，n≥2，計數信號輸入線連接到所述的各級計數器的計數信號輸入端，其特徵是n位計數器中具有n-1個低位計數器，n-1個計數預置輸入口和n-1計數預置裝置，計數預置裝置的輸入端與本級計數器的輸出及它的全部前級計數器的輸出成邏輯「與」連接，計數預置裝置的輸出端接本級計數器的計數預置輸入口。
圖5、圖6展示了本發明計數預置裝置的其它等同邏輯電路方案。圖中只給出了一級的變化，其它各級均可雷同。
圖5是本發明實施例2的電路示意圖，計數輸入信號40連接到五位計數器41-45的時鐘輸入端。與門48、55、59、64、69、74，異或門51、67、72、77，非門53、57和或門61構成計數預置裝置。計數器的輸出端50、63、66、71、76將各位計數器的狀態輸出。
計數器41作為整個計數器的第一級時，與門48的兩個輸入端46和47被置為高電平，其輸出49始終為高電平。異或門51的輸出52取決於計數器41的輸出50和與門48的輸出49。當計數器41的輸出50和與門48的輸出49相同時，異或門51的輸出52為低電平；當計數器41的輸出50和與門48的輸出49不相同時，異或門51的輸出52為高電平。計數器41在計數輸入信號40有效時，將計數器41的輸出50置為異或門51的輸出52的狀態。
與門55的一個輸入端被連接到非門53的輸出54，非門53的輸入連接到計數器41的輸出50；與門55的另一個輸入端被連接到計數器42的輸出63。與門59的一個輸入端被連接到非門57的輸出58，非門57的輸入連接到計數器42的輸出63；與門59的另一個輸入端被連接到計數器41的輸出50。或門61的輸出62為與門55的輸出56和與門59的輸出60或的結果。計數器42在計數輸入信號40有效時，將計數器42的輸出63置為或門61的輸出62的狀態。
與門64的一個輸入端被連接到計數器41的輸出50，另一個輸入端被連接到計數器42的輸出63。異或門67的輸出68取決於計數器43的輸出66和與門64的輸出65。當計數器43的輸出66和與門64的輸出65相同時，異或門67的輸出68為低電平；當計數器43的輸出66和與門64的輸出65不相同時，異或門67的輸出68為高電平。計數器43在計數輸入信號40有效時，將計數器43的輸出66置為異或門67的輸出68的狀態。
與門69的一個輸入端被連接到計數器41的輸出50，一個輸入端被連接到計數器42的輸出63，另一個輸入端被連接到計數器43的輸出66。異或門72的輸出73取決於計數器44的輸出71和與門69的輸出70。當計數器44的輸出71和與門69的輸出70相同時，異或門72的輸出73為低電平；當計數器44的輸出71和與門69的輸出70不相同時，異或門72的輸出73為高電平。計數器44在計數輸入信號40有效時，將計數器44的輸出71置為異或門72的輸出73的狀態。
與門74的一個輸入端被連接到計數器41的輸出50，一個輸入端被連接到計數器42的輸出63，一個輸入端被連接到計數器43的輸出66，另一個輸入端被連接到計數器44的輸出71。異或門77的輸出78取決於計數器45的輸出76和與門74的輸出75。當計數器45的輸出76和與門74的輸出75相同時，異或門77的輸出78為低電平；當計數器45的輸出76和與門74的輸出75不相同時，異或門77的輸出78為高電平。計數器45在計數輸入信號40有效時，將計數器45的輸出76置為異或門77的輸出78的狀態。
由於計數器輸出端的驅動能力的限制，計數器的位數不能太長，當需要長計數器時，可採用多塊本發明的計數器進行級聯。計數器41作為長計數器的級聯的後塊的第一級時，級聯的後塊的與門48的輸入端46或47連接到級聯的前塊計數器45的輸出76，級聯的後塊的與門48的輸入端47或46連接到級聯的前塊與門74的輸出75。
圖6是本發明實施例3的電路示意圖，計數輸入信號79連接到五位計數器80-84的時鐘輸入端。與門88、97、98、104、109、114，異或門91、107、112、117，非門93、94和或非門101構成計數預置裝置。計數器的輸出端90、92、106、111、116將各位計數器的狀態輸出。
計數器80作為整個計數器的第一級時，與門88的兩個輸入端86和87被置為高電平，其輸出85始終為高電平。異或門91的輸出89取決於計數器80的輸出90和與門88的輸出85。當計數器80的輸出90和與門88的輸出85相同時，異或門91的輸出89為低電平；當計數器80的輸出90和與門88的輸出85不相同時，異或門91的輸出89為高電平。計數器80在計數輸入信號79有效時，將計數器80的輸出90置為異或門91的輸出89的狀態。
與門15的兩個輸入端被連接到計數器80的輸出90。異或門18的輸出19取決於計數器81的輸出92和與門15的輸出16。當計數器81的輸出92和與門15的輸出16相同時，異或門18的輸出19為低電平；當計數器81的輸出92和與門15的輸出16不相同時，異或門18的輸出19為高電平。計數器81在計數輸入信號1有效時，將計數器81的輸出92置為異或門18的輸出19的狀態。
與門104的一個輸入端被連接到計數器80的輸出90，另一個輸入端被連接到計數器81的輸出92。異或門107的輸出103取決於計數器82的輸出106和與門104的輸出105。當計數器82的輸出106和與門104的輸出105相同時，異或門107的輸出103為低電平；當計數器82的輸出106和與門104的輸出105不相同時，異或門107的輸出103為高電平。計數器82在計數輸入信號79有效時，將計數器82的輸出106置為異或門107的輸出103的狀態。
與門109的一個輸入端被連接到計數器80的輸出90，一個輸入端被連接到計數器81的輸出92，另一個輸入端被連接到計數器82的輸出106。異或門112的輸出108取決於計數器83的輸出111和與門109的輸出110。當計數器83的輸出111和與門109的輸出110相同時，異或門112的輸出108為低電平；當計數器83的輸出111和與門109的輸出110不相同時，異或門112的輸出108為高電平。計數器83在計數輸入信號79有效時，將計數器83的輸出111置為異或門112的輸出108的狀態。
與門114的一個輸入端被連接到計數器80的輸出90，一個輸入端被連接到計數器81的輸出92，一個輸入端被連接到計數器82的輸出106，另一個輸入端被連接到計數器83的輸出111。異或門117的輸出113取決於計數器84的輸出116和與門114的輸出115。當計數器84的輸出116和與門114的輸出115相同時，異或門117的輸出113為低電平；當計數器84的輸出116和與門114的輸出115不相同時，異或門117的輸出113為高電平。計數器84在計數輸入信號79有效時，將計數器84的輸出116置為異或門117的輸出113的狀態。
由於計數器輸出端的驅動能力的限制，計數器的位數不能太長，當需要長計數器時，可採用多塊本發明的計數器進行級聯。計數器80作為長計數器的級聯的後塊的第一級時，級聯的後塊的與門88的輸入端86或87連接到級聯的前塊計數器84的輸出116，級聯的後塊的與門88的輸入端87或86連接到級聯的前塊與門114的輸出115。
進行級聯時，每增加一級聯計數器塊，級聯的後塊計數器的計數預置裝置的輸出要比級聯的前塊計數器的計數預置裝置的輸出晚一個與門電路的延遲時間。即使如此，本發明的計數速度也要高於背景技術中的方法，而且整個計數器的同步精度也要高於背景技術中的方法，這樣有利於高速計數和高速讀出計數值的應用，如高速計時器。
權利要求
1.一種高速同步計數器，具有計數信號輸入線和n位計數級，n≥2，計數信號輸入線連接到所述的各級計數器的計數信號輸入端，其特徵是每位計數器中都具有一個計數電路和至少一個計數預置裝置，計數電路具有至少一個計數預置輸入口，每一個計數預置裝置具有至少兩個輸入端和至少一個輸出端，計數預置裝置的輸入端與本級計數器的輸出及它的全部前級計數器的輸出連接，計數預置裝置的輸出端接本級計數器的計數預置輸入口。
2.據權利要求1所述的高速同步計數器，其特徵是所述的各級計數器當前的輸出狀態，在下一個計數信號輸入線信號有效前，輸入到相應的計數器的計數預置裝置，計數預置裝置根據輸入產生相應的計數器在下一個計數信號輸入線信號有效時所應輸出的狀態。
3.根據權利要求1或2所述的高速同步計數器，其特徵是所述的計數預置裝置的輸出狀態，在下一個計數信號輸入線信號有效時，被置於本級計數器的輸出端。
4.根據權利要求1或2所述的高速同步計數器，其特徵是所述計數預置裝置由邏輯電路組成，邏輯電路包括至少一個與門電路或至少一個或門電路。
5.根據權利要求3所述的高速同步計數器，其特徵是所述計數預置裝置由邏輯電路組成，邏輯電路包括至少一個與門電路或至少一個或門電路。
6.根據權利要求1或2或5所述的高速同步計數器，其特徵是所述的高速同步計數器可以將多塊上述計數器進行級聯形成更長的計數器；級聯的後一計數器塊的第一級計數器的計數預置裝置的一個輸入端與級聯的前一計數器塊的最後一級計數器的計數預置裝置相連，其另一個輸入端與級聯的前一計數器塊最後一級計數器的輸出端相連。
7.根據權利要求3所述的高速同步計數器，其特徵是所述的高速同步計數器可以將多塊上述計數器進行級聯形成更長的計數器；級聯的後一計數器塊的第一級計數器的計數預置裝置的一個輸入端與級聯的前一計數器塊的最後一級計數器的計數預置裝置相連，其另一個輸入端與級聯的前一計數器塊最後一級計數器的輸出端相連。
8.根據權利要求4所述的高速同步計數器，其特徵是所述的高速同步計數器可以將多塊上述計數器進行級聯形成更長的計數器；級聯的後一計數器塊的第一級計數器的計數預置裝置的一個輸入端與級聯的前一計數器塊的最後一級計數器的計數預置裝置相連，其另一個輸入端與級聯的前一計數器塊最後一級計數器的輸出端相連。
全文摘要
一種高速同步計數器，具有計數信號輸入線和n位計數級，n≥2，計數信號輸入線連接到所述的各級計數器的計數信號輸入端，其特徵是每位計數器中都具有一個計數電路和至少一個計數預置裝置，計數電路具有至少一個計數預置輸入口，每一個計數預置裝置具有至少兩個輸入端和至少一個輸出端，計數預置裝置的輸入端與本級計數器的輸出及它的全部前級計數器的輸出連接，計數預置裝置的輸出端接本級計數器的計數預置輸入口。各位計數器的計數預置裝置的延遲時間是一致的，並且是並行運行的，所以對於同樣速度的器件，本發明可以達到更高的計數速度和同步精度，而且計數輸入信號頻率範圍更寬。
文檔編號H03K23/40GK1564463SQ20041001303
公開日2005年1月12日 申請日期2004年4月14日 優先權日2004年4月14日
發明者趙珞成 申請人:武漢大學