基於需求的糾錯的製作方法

2023-07-08 21:32:21

專利名稱：基於需求的糾錯的製作方法
技術領域：
0001]本公開涉及信息處理領域，以及更具體來說，涉及存儲
器、如高速緩衝存儲器中的數據糾錯的領域。
背景技術：
計算機系統和/或微處理器可採用一個或多個高速緩衝 存儲器來提供對最近使用數據的較快訪問。例如，圖l說明由處理器、 高速緩存和存儲器組成的計算機系統。 一般來說，高速緩存模塊可由 多級高速緩存組成，但是為了簡潔起見，僅示出一級高速緩存。當處 理器取指令或數據(一般稱作"數據")時，它可能首先訪問高速緩存 模塊。如果訪問產生高速緩存"命中"(即高速緩存中存在所請求數 據)，則高速緩存可向處理器提供該數據。如果訪問引起丟失(即高速 緩存中不存在所請求數據)，則高速緩存可從存儲器(例如DRAM)中訪 問相應線並將其存儲在高速緩存中。 在處理器把數據編程或"寫"到存儲器(例如經由發出從 處理器到存儲器的"寫請求"事務處理)的情況中，根據高速緩存的寫 入策略，數據可能是或者可能不是直接被寫入存儲器。例如，如果高 速緩存採用"直寫"策略，則數據可被寫入高速緩存以及存儲器。但 是，如果高速緩存採用"回寫"策略，則數據只可被寫入高速緩存， 並且相應的高速緩存線可標籤為"已修改"，然後在該線被逐出高速 緩存時再回寫到存儲器中。
0004]是採用回寫高速緩存還是直寫高速緩存的選擇取決於若
千設計考慮、如可用總線帶寬。 一般來說，回寫高速緩存可能需要比 直寫高速緩存更小的總線帶寬。為了保存晶片外的總線帶寬(即從處理
器到存儲器的總線帶寬)，許多現代高速緩存分層結構可採用回寫策 略。高速緩存存儲器可能容易受到數據破壞影響，從而導致 錯誤數據存儲在高速緩存中並由處理器使用。高速緩存中的錯誤數據 在未被檢測到的情況下可能導致處理器採用錯誤數據來進入不希望的 狀態和/或產生不希望的結果。4皮檢測到但未糾正的高速緩存錯誤或 "故障"有時稱作檢測到的不可恢復錯誤(DUE)。
〖0006] 對於直寫高速緩存(即採用直寫策略的那些高速緩存)， 所有緩存數據的副本均在存儲器中可得到。因此，通過只是例如經由 可用於針對高速緩存數據的奇偶校驗的檢錯碼(EDC)來檢測高速緩存 錯誤，可使直寫高速緩存避免高速緩存故障。在直寫高速緩存中，如 果在高速緩存線中檢測到錯誤，則使相應的高速緩存線無效，並從存 儲器中讀取該線的副本。 但是，對於回寫高速緩存，修改高速緩存線的副本不一 定在存儲系統中可得到。如果回寫高速緩存僅採用EDC來保護，則修 改線中的錯誤可能產生DUE狀況。為了避免DUE狀況，回寫高速緩存 通常採用不僅用於檢測而且還用於糾正高速緩存故障的糾錯碼 (ECC)。 圖2說明一種現有技術的四路組關聯高速緩存陣列，其 中，各線(線0、 1、 2、 3)具有相應的ECC(ECC 0、 1、 2、 3)。在圖2 的示例中，各線包含表明該線是否有效("vld"欄位)、該線是否經過 修改("mod"欄位)以及該線是否將被替換或"逐出"("repl"欄位) 的信息，此外，各線還包含關於該線所對應的存儲器地址的指示("標 籤"欄位)以及高速緩存線中存儲的數據/指令("數據"欄位)。通過附圖
、作為示例而不是限制來說明本發明。圖l說明包括處理器、高速緩存模塊和存儲器的現有技
術計算機系統。 圖2說明一種現有技術的四路組關聯高速緩存陣列，其 中，各高速緩存線具有相應的ECC。 圖3說明根據本發明的一個實施例的四路組關聯高速緩 存陣列。 圖4是流程圖，說明可用於執行本發明的至少一個實施 例的操作。圖5是在其中可"f吏用本發明的一個實施例的共享總線系統。
0016] 圖6是在其中可4吏用本發明的一個實施例的點對點總線 系統。
具體實施例方式
本發明的實施例涉及計算機系統。更具體來說，本發明 的至少 一個實施例涉及減小包含糾錯碼(ECC)的高速緩衝存儲器的存 儲開銷、同時基本上保持高速緩存的相同性能的技術。本發明的至少 一個實施例利用以下事實只有已修改高速緩存線(即處於'已修改， 狀態的那些高速緩存線)才需要糾錯，而未修改高速緩存線(即不是處 於'已修改，狀態的那些高速緩存線)可能僅僅需要檢錯。因此，在一 個實施例中，通過僅包括高速緩存線的足夠ECC欄位來實現可能在高 速緩存陣列中同時存在的最大數量的已修改高速緩存線的糾錯，可節
省存儲開銷。
〖0018] 在一個實施例中，可通過僅對處於'已修改，狀態的高 速緩存線使用ECC欄位來減小回寫高速緩存的存儲開銷。此外，至少 一個實施例使ECC代碼能夠在高速緩存線進入和離開已修改狀態時與 不同的高速緩存線動態關聯。在一個實施例中，在任何特定時間可能 處於已修改狀態的高速緩存線的特定陣列(例如四路組關聯高速緩存
陣列)中的高速緩存線的數量限制為兩個。在其它實施例中，可能同時 處於已修改狀態的陣列中的高速緩存線的數量可能少於或多於兩個。 此外，在其它實施例中，可能同時處於已修改狀態的陣列中的高速緩 存線的數量可動態改變。圖3說明根據一個實施例的高速緩存線的陣列，其中， 每次只有兩個ECC欄位可用於與不超過兩個的已修改高速緩存線關 聯。具體來說，ECC陣列303中的兩個ECC欄位301和305可同時動 態地分配給高速緩存線陣列300中的四個高速緩存線310、 315、 320 和330的任何兩個。這樣，ECC欄位的數量、因而存儲它們所需的存 儲區可減少。雖然圖3所示的高速緩存陣列是四路組關聯高速緩存陣 列，但是本發明的至少一個實施例的原理可適用於在其中保持ECC、 EDC或其它狀態相關信息開銷的任何類型的高速緩存線。 一般來說， 本發明的實施例可擴展到在其中保持某種開銷量以及在其中所保持開 銷取決於其中存儲的信息(數據或指令)的狀態的高速緩存或其它存儲 類型。 在一個實施例中，根據由高速緩存線的已修改欄位表明 的、高速緩存線的哪些同時處於已修改狀態，兩個BCC欄位動態分配 給圖3的四路組關聯高速緩存中所示的四條線的兩條。此外，本發明 的至少一個實施例通過在各高速緩存線中包含標識高速緩存線所對應 的ECC欄位的標識符，來限制可能同時處於已修改狀態的圖3的陣列 中的高速緩存線的數量。在一個實施例中，如果處於已修改狀態的已 修改高速緩存線的數量少於所允許的數量(例如在一個實施例中為2)，則標識符可能改變。 例如，高速緩存線320的內容在圖3中表示為包括有效 欄位指示符321、已修改欄位指示符322、標識符欄位指示符323、替 換指示符欄位324、標籤欄位325以及數據(或指令)欄位326。在一個 實施例中，標識符欄位("ID"字羊殳)標識高速緩存線所對應的ECC字 段之一。類似地，可能存在其ID欄位標識其它的ECC欄位的另一個高 速緩存線。在其它實施例中，可能有更多的ECC欄位，因而更多高速 緩存線的ID欄位將標識相應的ECC欄位。在一個實施例中，例如，一 個高速緩存線的ID可能包含"0"值來標識ECC欄位之一，而笫二高 速緩存線可能包含'T，值來標識另一個ECC欄位。在其它實施例中， 其它ID值可用來標識與特定高速緩存線對應的ECC欄位。 但是，在圖3所示的實施例中，ECC欄位的數量、因而 可能處於已修改狀態的高速緩存線的數量限制為兩個。圖3中只有兩 條高速緩存線可能同時處於已修改狀態，由此減少必須保持的ECC字 段的數量。但是，其餘高速緩存線可採用EDC。在其它實施例中，其 餘未修改高速緩存線可能不採用EDC。 如果在操作401寫高速緩存線，以及如果在操作"2，處 於已修改狀態的高速緩存線的數量沒有由於寫操作而超過允許極限， 則在操作403，把來自寫操作的數據編程到尋址高速緩存線的數據字 段，並且高速緩存線的ID欄位;故更新為指向ECC欄位之一 (例如仍未 與處於已修改狀態的高速緩存線關聯的一個ECC欄位)。但是，如果寫 操作使處於已修改狀態的高速緩存線的數量超過允許極限，則在操作
410,來自已經與ECC欄位關聯的已修改高速緩存線的數據被回寫到存 儲器，並更新"已清理"高速緩存線的已修改欄位以表明該高速緩存 線不再處子已修改狀態，以及已清理高速緩存線的ID欄位被更新為指 向EDC欄位而不是ECC欄位。當ECC欄位再次能夠自由使用之後，在 操作415，來自掛起寫操作的數據可被編程到已清理高速緩存線，已修 改(例如困3中的"mod"欄位)欄位被更新以表明數據經過修改，以及 高速緩存線的ID欄位設置為指向空閒ECC欄位。 圖5的處理器中所示的是機器狀態的存儲區506。在一 個實施例中，存儲區可能是一組寄存器，而在其它實施例中，存儲區 可能是其它存儲器結構。圖5中還表示的是根據一個實施例、用於保 存區段的存儲區507。在其它實施例中，保存區段可能位於其它裝置 或存儲器結構中。處理器可具有任何數量的處理核。但是，本發明的 其它實施例可在系統的其它裝置、如獨立總線代理中實現，或者通過 硬體、軟體或它們的某種組合分布於整個系統。 主存儲器可通過各種存儲源來實現，例如動態隨機存取 存儲器(DRAM)、硬碟驅動器(HDD) 520或者經由網絡接口 HO遠離計算 機系統設置的包含各種存儲裝置和技術的存儲源。高速緩衝存儲器可 設置在處理器內或者設置在處理器附近，例如設置在處理器的本地總 線507上。 此外，高速緩沖存儲器可包舍較快的存儲單元、如六晶 體管(6T)單元，或者接近相等或更快的存取速度的其它存儲單元。圖5 的計算機系統可能是例如微處理器等的總線代理的點對點(PtP)網 絡，它們經由專用於PtP網絡上的各代理的總線信號進行通信。圖6 說明以點對點(PtP)配置來設置的計算機系統。具體來說，圖6說明其 中的處理器、存儲器和輸入/輸出裝置通過多個點對點接口互連的系 統。 圖6的系統還可包括若干處理器，為了筒潔起見僅示出 其中兩個處理器670、 680。處理器670、 680均可包括與存儲器22、 24連接的本地存儲控制器集線器(MCH) 672、 682。處理器670、 680可 採用PtP接口電路678、688經由點對點(PtP)來交換數據。處理器670、 680均可採用點對點接口電路676、 694、 686、 698經由各個PtP接口 652、 654與晶片組690交換數據。晶片組690還可經由高性能圖形接 口 639與高性能圖形電路638交換數據。本發明的實施例可設置在具 有任何數量的處理核的任何處理器中或者設置在圖6的PtP總線代理 的每個中。 但是，本發明的其它實施例可存在於圖6的系統的其它 電路、遲輯單元或裝置中。此外，本發明的其它實施例可分布於圖6 所示的若干電路、邏輯單元或裝置上。
0031] 本文涉及的處理器或者根據本發明的一個實施例設計的 其它任何組件可在從創建到模擬到製造的各個階段中進行設計。表示 設計的數據可通過多種方式來表示設計。首先，如在模擬中可用的那 樣，硬體可採用硬體描述語言或者另一種功能描述語言來表示。作為 補充或替代，採用邏輯和/或電晶體門的電路級模型可在設計過程的部 分階段產生。此外，在某個階段，大部分設計達到在其中它們可採用 表示各種裝置的物理設置的數據來建模的等級。在使用傳統半導體制 造技術的情況中，表示裝置設置模型的數據可能是指定在用於生產集 成電路的掩模的不同掩模層上的各種特徵是否存在的數據。 在設計的任何表示中，數據可存儲在任何形式的機器可 讀媒體中。經調製或者以其它方式產生以便傳送這種信息的光或電 波、存儲器或者磁或光存儲裝置、如盤可能是機器可讀媒體。這些媒
體的任一個可"承栽"或"表明"該設計或者在本發明的實施例中使 用的其它信息、如差錯恢復例程中的指令。傳送表明或承栽信息的電 栽波以便執行電信號的複製、緩衝或重傳時，製作新的副本。因此， 通信提供商或網絡提供商的動作可能是製作體現本發明的技術的產 品、如栽波的副本。 因此，公開用於引導存儲器存取、如加載或存儲的技術。 雖然在附圖中描述和表示了某些實施例，但是要理解，這些實施例只 是對廣泛的發明的說明而不是限制，以及本發明不限於所示及所述的 具體構造和配置，因為本領域的技術人員在研究本公開"^後可能會想 到其它各種修改。在其中的增長迅速並且不易預見其它進步的例如這
樣的技術的領域中，通過實現:汰術進步進行促進，所公開的實施例在 配置和細節上可易於修改，而沒有背離本公開的原理或所附權利要求 書的範閨。
0034] 本發明的 一個或多個實施例的各個方面可能在可使用本 發明的一個或多個實施例的處理器或計算機系統的廣告中描述、論述 或引用。這類廣告可包括但不限於新聞紙、雜誌、廣告牌或其它報紙 或有形媒體。具體來說，本發明的一個或多個實施例的各個方面可經 由網站、"彈出"廣告或其它基於全球資訊網的々某體在網際網路上做廣告， 而不管包含生成網站或彈出廣告的程序是位於美國還是其領區。
權利要求
1.一種設備，包括多個高速緩存線；多個糾錯碼(ECC)存儲區，所述多個ECC存儲區小於高速緩存線的數量。
2. 如權利要求l所述的設備，其中，ECC存儲區的數量等於已修 改高速壤存線的最大數量。
3. 如權利要求l所述的設備，其中，所述多個高速緩存線包括表 明相應高速緩存線所對應的相應ECC存儲區的標識(ID)欄位。
4. 如權利要求3所述的設備，其中，所述多個高速緩存線包括表 明所述相應高速緩存線是否包舍已修改數據的已修改欄位(MOD)。
5. 如權利要求2所述的設備，其中，所述已修改高速緩存線的最 大數量為二。
6. 如權利要求5所述的設備，其中，所述高速緩存線位於將要釆 用回寫相干性策略的組關聯高速緩存中。
7. 如權利要求6所述的設備，其中，不處於已修改狀態的所述高 速緩存線將對應於許多檢錯碼(EDC)存儲區之一而不是ECC存儲區。
8. 如權利要求l所述的設備，其中，所述高速緩存線位於第l級 高速緩衝存儲器中。
9. 一種系統，包括 存儲器；處理器，耦合到所述存儲器，把數據寫入多個高速緩存線，所迷 高速緩存線存儲少於或等於最大數量的已修改數據，所述最大已修改 數據小於所述多個高速緩存線。
10. 如權利要求9所述的系統，其中，所述已修改數據的最大數 量的每個對應於糾錯碼(ECC)欄位的最大數量。
11. 如權利要求10所述的系統，其中，所述多個高速緩存線包括 表明相應高速緩存線所對應的相應ECC欄位的標識(ID)欄位。
12. 如權利要求ll所述的系統，其中，所述已修改高速緩存數據 的最大數量為二。
13. 如權利要求12所述的系統，其中，所述多個高速緩存線位於 將要採用回寫相干性策略的組關聯高速緩存中。
14. 如權利要求13所述的系統，其中，不處於已修改狀態的所述 高速緩存線將對應於許多檢錯碼(EDC)存儲區之一而不是ECC存儲 區。
15. 如權利要求9所述的系統，其中，如果所述處理器嘗試把數 據寫入所述多個高速緩存線，並且已修改數據的數量等於所述已修改 數據的最大數量，則所述已修改數據中的數據將被寫入所述存儲器。
16. 如權利要求15所述的系統，其中，所述多個高速緩存線位於 第1級(L1)高速緩沖存儲器中。
17. 如權利要求15所述的系統，其中，所述多個高速緩存線位於 第2級(L2)高速緩衝存儲器中。
18. —種方法，包括 向高速緩存線陣列發出寫操作；在所述高速緩存線陣列包舍最大數量的已修改高速緩存線時把已 修改數據回寫到存儲器，已修改高速緩存線的所述最大數量少於所迷高速緩存線陣列中的全部所述高速緩存線；把所述數據寫入清理高速糹復存線，對應於所述已修改數據。
19. 如權利要求18所述的方法，還包括把所述清理高速緩存線中 的標識(ID)欄位更新為指向糾錯碼(ECC)欄位，其中ECC欄位的最大數 量等於所述已修改高速緩存線的最大數量。
20. 如權利要求19所迷的方法，如果讀取所述高速緩存線數據， 則針對檢錯碼(BDC)對高速緩存線數據執行奇偶校驗而不執行糾錯。
21. 如權利要求20所述的方法，其中，所述ECC欄位的最大數量 動態分配給所述高速緩存線陣列中的高速緩存線。
22. 如權利要求21所迷的方法,最大數量為二。
23. 如權利要求22所述的方法，在組關聯高速緩存中。
24. 如權利要求23所述的方法， 四路。 其中，所述已修改高速緩存線的 其中，所述高速緩存線陣列包舍 其中，所述組關聯高速緩存包括
全文摘要
一種用於基於需求的糾錯的技術。更具體來說，本發明的至少一個實施例涉及減小包含糾錯碼(ECC)的高速緩衝存儲器的存儲開銷、同時基本上保持高速緩存的相同性能的技術。
文檔編號G06F11/10GK101187886SQ200710085299
公開日2008年5月28日 申請日期2007年2月27日 優先權日2006年2月27日
發明者M·屈雷施, P·拉庫納斯, S·穆克赫吉 申請人:英特爾公司