內存系統和方法
2023-05-27 08:42:56 1
專利名稱：內存系統和方法
技術領域：
本揭示內容一般與內存系統的領域有關。相關申請案的交互參照本申請案是在2008年9月沈日所提申的美國專利申請案第12/239，532號的連續申請案，其整體以引用方式內入本文中。
背景技術：
一內存系統包含一內存控制器，該內存控制器經由一地址/命令總線和一數據總線而被連接至一個或更多內存構件。該內存控制器經過該地址/命令總線發送命令以控制哪個內存構件要寫入及/或讀取自一內存空間，該內存空間由該些內存構件上所儲存的數據予以呈現。待寫入該些內存構件中一內存構件的數據從該內存控制器經由該數據總線而被轉移至該些內存構件中一對應內存構件，同時待讀取的記憶從該些內存構件中一對應內存構件經由該數據總線而被轉移至該內存控制器。一些現存的內存架構使用從該內存控制器到該些內存構件的多點(multi-drop) 連接。一對點連接包含從該內存構件分支到該些內存構件的一蹤跡。此蹤跡的分支建立訊號反射，而阻撓高頻操作且據此限制在該內存控制器和該些內存構件之間的處理量。現存內存架構的一個議題與容量有關。一內存系統的儲存容量受限於包含該系統的文字長度的許多因素。一文字典型等同於從該內存控制器擴展的數據總線的位寬度。儘管擴展的文字長度能導致一較大容量(例如一 64位系統相較一 32位系統來說通常能具有較大的內存容量)，然而仍有許多權衡事項。隨著文字寬度的增加，路由繞送擴寬的數據總線逐漸變為困難。複雜的數據總線路由繞送能造成數據失準，其中在該數據總線的各個鏈路上的位以不同時間抵達一構件處。此數據失準進一步阻撓高頻操作，其再次影響在該內存控制器和該些內存構件之間的處理量。用於增加文字寬度的另一權衡事項增加的針腳計數，其顯著地對製造內存控制器和內存構件增加成本。全緩衝雙直插式內存模塊(FB-DIMM)部分解決上述的一些限制。從該內存控制器到一先進內存緩衝器(AMB)的點對點連接取代前述多點連接。從該內存控制器到該先進內存緩衝器的串行接口降低該內存控制器上的針腳計數，且簡化一些總線路由繞送。各個內存構件對整個文字長度貢獻其一部分。然而，該全緩衝雙直插式內存模塊系統引起自身的問題。例如該內存控制器無法直接寫入該些內存構件，而且首先必須先寫入該先進記憶緩衝器。再者，因為由該先進記憶緩衝器進行緩衝的處理(隨後的後續分析及依據一隊列重新發送)引入等待時間 (latency)，所以該先進記憶緩衝器妨礙高速操作。對於一些現存內存系統的又另一議題在於該內存控制器必須具有與各個內存構件的數據長度匹配的一數據長度。例如一個144位內存控制器兼容於一個144位內存，此意謂該內存控制器的數據針腳計數匹配於各個內存構件的數據針腳計數。如此，組件製造商必須取得對該內存控制器有所匹配的內存構件，且該內存控制器上的一高針腳計數意謂各個內存構件具有一高針腳計數。
發明內容
在一實施例中，一設備包含一內存控制器，該內存控制器經組態以控制第一內存構件和第二內存構件。經組態以在該內存控制器和該些內存構件之間傳遞數據的一點對點數據總線可包含從各個內存構件到該內存控制器的一直接連接。該點對點數據總線能為一串行總線。在一實施例中，經組態以在該內存控制器和該些內存構件之間傳遞命令的一菊鏈地址總線可包含從該第一內存構件到該內存控制器的一直接連接，以及從該第一內存構件到到該第二內存構件的一菊鏈連接。在另一實施例中，一設備包含一內存控制器，該內存控制器經組態以控制經過一菊鏈總線所連接的多個菊鏈內存構件。該菊鏈總線包含從該內存控制器的一傳送接口到一初始內存構件的一接收接口的一直接連接，以及從該初始內存構件的一傳送接口到下一個內存構件的一接收接口的一菊鏈連接。一總線從最後一個內存構件的一傳送接口直接擴展到該內存控制器的一接收接口。
圖1例示依據一實施例具有內存構件經菊鏈連接至一低等待時間地址總線的一點對點內存架構。圖2例示使用圖1的點對點內存架構的內存深度擴展圖。圖3例示用於使用圖1的初始內存構件的一過程。圖4例示使用圖1的點對點內存架構的內存寬度擴展圖。圖5例示具有內存構件從一內存控制器的傳送接口進行菊鏈連接的一系統圖。圖6例示針對圖5中所示系統的內存構件51A和51B的一時序圖。圖7例示利用針對圖4內存寬度擴展圖的所述原理結合針對圖5內存深度擴展圖的所述原理的一系統。
具體實施例方式本申請案的數個實例將參考後附圖式進行敘述。本發明的各種其它實例亦可行且實用的。此申請案可以許多不同形式來舉出實例，且不應該被視為本文中所提及實例的限制。圖1例示依據一實施例具有內存構件經菊鏈連接至一低等待時間地址總線的一點對點內存架構。該系統100包含一內存控制器20，其具有到多個內存構件21A和21B (可作為儲存的任何類型的離散集成電路)的點對點連接。針對地址/命令總線14A-B，該些內存構件2IA和2IB被菊鏈連接至該內存控制器20，意謂僅有第一內存構件2IA可被直接連接至該內存控制器20的一命令接口。然而針對數據總線13A-B和15A-B，該些內存構件21A和 21B各者經直接連接，意謂該些內存構件21A和21B皆可被直接連接至該內存控制器20的一數據接口。該第一內存構件21A系包含一電路系統11，經組態以立即將經由該地址總線14A所接收的所有命令行波傳送(ripple through)。該電路系統11可為地址/命令接收器17A 和地址命令傳送器19A之間的一內部連接。因為該些命令能被立即行波傳送(例如沒有隊列和緩衝的需求)，所以該內存構件21B能以增加的最小等待時間來接收經由總線14B重新傳送的命令。應該顯明的是該電路系統11未負擔有複雜分析以決定哪些命令將要被行波傳送。在該系統100中，該些內存構件21A和21B上的數據接口的寬度該內存控制器的數據接口的一寬度的一小部分。例如該些點對點數據總線13A和15A能連接至該內存控制器上一數據接口上的一初始部分，而其餘的一內存構件21B則經由該些數據總線1 和 15B以連接至該數據接口上的其餘部分。據此，該些內存構件21A和21B可具有該內存控制器20的針腳計數的一小部分。同樣，擴展至和自各個內存構件21A和21B的數據總線的寬度可為計算器系統的寬度的一小部分。應該要理解不同於習用系統，該系統100提供有靈活性，使得該些內存構件21A 和21B的寬度可以不同於該內存控制器20的寬度。此性質允許控制器20經過程序規劃以與多個內存寬度/深度組合互相操作。一實例將顯示於圖2中以例示該電路系統10如何能被用來擴展一內存系統的深度。一實例將顯示於圖4中以例示該電路系統10如何能被用來擴展一內存系統的寬度。仍然參考圖1，該些總線13A、i;3B、15A和15B在本系統100中為串行總線。然而應該顯明的是將上文所述原理應用在含有並行數據總線的系統同樣可行且實用的。同樣應該要理解該些內存構件21A和21B在架構上能等同。應該顯明的是前述提供組態上的便利性和製造上的平易性。該系統100特別適用於其中使用到相當大的文字長度(例如144位)的連網環境。在此一環境中，對減少經路由繞送至各個內存構件的鏈路數量特別有用。應該顯明的是藉由與一些習用系統作比較，本系統100使用經路由繞送至各個內存構件的鏈路數量的第ι/Ν個，其中N等於所使用內存構件的數量。儘管本文中所述原理可適用於該連網環境或使用相當高位寬度的其它環境中，然而將本文中所述原理應用在例如32位內存系統的任何內存系統同樣可行且實用的。在該連網環境中，待存取的內存構件典型靜態隨機存取內存(SRAM)。然而，將本文中所述原理應用在包含但不限於動態隨機存取內存(DRAM)、快閃記憶體等的任何類型內存同樣可行且實用的。圖2例示使用圖1的點對點內存架構的內存深度擴展圖。示範性系統200藉由以一 8位內存控制器40操作兩個40位內存構件30A和30B 來擴展內存深度。經由背景技術，內存深度指稱針對各個位寬度可取用的位數量。該系統 200藉由使用兩個(而非一個)內存構件來存取一文字以有效地倍增內存深度。下述段落提供該系統200中一寫入操作的一實例。為使一文字被寫入一內存，該內存控制器400經過該接口 23將該文字發送出去。 該文字中首先40個位經過該總線13A發送，總線13A在本實例中具有5條串行鏈路的一串行總線。該文字中其次40個位經過相同接口 23的一不同部分且經過其它總線1 發送。 該文字的兩個半分別被接收在界面33A和3 處。該控制器40亦經過該地址總線14A發送單一寫入命令。該單一寫入命令提供內存空間地址以將該文字寫入。因為此地址空間經過兩個內存構件作擴展，所以該寫入命令中所含有的地址對應兩個內存中的位置。該內存構件30A經過該接收器17A接收該寫入命令。該內存構件30A在該寫入命令對應其上一位置時起作用，藉此將該文字的前半位寫入此本地位置。該電路系統11亦將該寫入命令行波傳送至該接收器19A，以用於經過該總線14重新傳送。與其花費等待時間來決定該寫入命令的哪個部分對應該構件30B，該電路系統30A 反而經由該接收器19A重新傳送整個寫入命令。此操作類似被用來對一無線收發器的傳送器和接收器進行自我測試的一回送技術。該構件30B依據來自該總線14B的寫入命令寫入該文字(經過輸入接口 3 所接收)的後半位。針對製造和相互操作的便利性，該內存構件30B也含有該電路系統11亦可行，儘管在具有兩個構件的本實例中沒有總線被連接至該接收器19B。一讀取命令以一類似方式來操作。在經過該些總線14A和14B接收該讀取命令之後，該些內存構件30A和30B經過該些接口 33A和3 輸出要求的文字。與該些數據總線13A-B和該些地址總線15A-B相關聯的傳輸等待時間能有所不同，特別是因為藉由行波傳送該些命令所加入的等待時間。就前述或其它理由來說，一補償技術能被用來避免該命令和該數據的失準。例如該內存構件30A能經組態以在經過該總線13A所接收的數據上強加一延遲(delay)，以使此數據與經過該接收器17A所接收的命令對齊。該內存構件30B能經組態以在經過該總線1 所接收的數據上強加一較長延遲，以使此數據與經過該接收器14B所接收的命令對齊，其中此命令的接收在時間上將比由該內存構件30A所接收的命令還晚。此延遲能使用緩存器、先進先出(FIFO)緩衝器、或用於強加一延遲的任何其它已知機制來實施。該延遲能取決於該些內存構件沿著該菊鏈的位置而可程序規劃在各個內存構件上。能被使用的另外類型的強加延遲藉由該內存控制器40的一延遲，以確保經過該些總線15A-B所接收的數據能關聯於經過該地址總線14A所發送的命令。當該些內存構件的延遲在該內存控制器40傳送該命令和收回該數據之間的不同時間上有所影響時，由該內存控制器40所施加的延遲對應該些內存構件所施加的延遲。應該顯明的是此深度擴展即使在該些內存構件與該內存控制器具有相同寬度時仍可被實行。例如假如該些內存構件30A和30B被製作為具80位的構件，則該些接口 33A 和33B中有一半能被斷電。應該顯明的是該電路系統10允許該內存控制器40針對上述深度擴展而經過程序規劃。據此，此控制器40能介接於例如有80位寬的一內存構件、有40位寬的2個內存構件、有20位寬的4個內存構件等。應該要理解該電路系統10亦能被用來程序規劃該些內存構件以使用降低數量的輸入和輸出，因而藉由兩同比例來增加該內存深度，例如40 位的深度將為2X 8位的深度，而20位的深度將為4X 8位的深度。取決於此組態，該系統 200將具有不同的內存深度。應該顯明的是該系統200能藉由針對上述功能性進行組態的軟體來更新現存內存控制器而實施。該軟體可造成一等待時間差異。否則，現存控制器不會制定用以接收來自兩個或更多構件的文字的任何硬體改變。圖3例示用於使用圖1的初始內存構件的一過程。
在方塊301中，該內存構件經過地址接收接口接收一命令。在方塊302中，該內存構件將該命令回送至一地址傳送接口。在方塊303中，該內存構件能將一可程序規劃延遲強加至經過該數據接口所接收的數據。此可程序規劃延遲將接收的數據與經過該地址接收接口所接收的命令對齊，此延遲的持續時間取決於該內存構件沿著該菊鏈的位置。在方塊303中，假如該命令對應一本地地址位置，則該內存構件依據該命令存取一內存位置取決於該系統內建的容忍度且取決於諸如該些數據總線到不同內存構件的不同長度、操作頻率、和沿著該地址總線經串聯連接的內存構件總數量的其它因素，方塊303可以不需要。例如一些系統忍受高達10倍該循環時間的失準，例如具有一操作頻率IOGHz 的一系統中的10奈秒。程序規劃數額能依據針對各個內存構件傳播經接收命令時所量測等待時間的經驗分析來設定。據此，將從該初始內存構件向外的次數計數，各個內存構件經程序規劃以逐步強加一較大的可程序規劃延遲，而此串行中的最終內存構件被程序規劃以強加最大延遲。該可程序規劃延遲亦能藉由各個內存構件依據輸入來計算。例如基於用以指出沿著該地址總線經過串聯連接的內存構件數量的一輸入和該內存構件在該串行中的位置的一指示，該內存構件能決定待強加的一時間延遲。圖4例示使用圖1的點對點內存架構的內存寬度擴展圖。示範性系統300被用來例示使用內存控制器50上的電路系統10進行的寬度擴展或寬度調整。在本實例中，該內存控制器50是一個160位內存控制器，而能以多個位寬度模式進行操作，其中包含如實線所指出的具80位的一第一模式，以及如虛線所指出的具 160位的一第二模式。在該第一模式中，該系統300操作為具有80位寬的一系統。因為控制器50以40 位內存41A-B操作，所以該接口 43的某些總線(45C-D)和接口部分能針對節電而被解能， 如「X」標記所指示。應該顯明的是一些數據總線連接和部分內存控制器50在該第一模式中業已為方便說明而顯示。在該第二模式中，該系統300能操作為使用相似硬體的具有160位寬的一系統。具體來說，藉由使用兩個額外內存(41C-D)且藉由對該內存控制器的整個數據接口 43和所有數據總線45A-D供電，該寬度可被調整至160位。應該顯明的是一些數據總線連接和部分內存控制器50在該第二模式中業已為方便說明而顯示。據此，應該顯明的是該電路系統10寬度調整的能力。取決於使用者偏好和應用需求，任一模式能使用該電路系統10作選擇而允許將相同硬體使用在不同位寬的系統。應該要理解對於該電路系統10所能提供的模式數量沒有限制，例如該電路系統10能A針對40位的一第三模式而以利用的內存構件41來組態該系統300。圖5例示具有內存構件從一內存控制器的傳送接口進行菊鏈連接的一系統圖。該系統500包含一內存控制器505，其具有從串行內存接口 512的傳送部分到一內存構件51A的一連接515A/517A，該內存構件51A能為用於儲存的任何類型的離散集成電路。針對該串行內存接口 512的傳送部分，該些內存構件51A-51N被菊鏈連接至該內存控制器505，意謂僅有第一個內存構件51A可被直接連接至該內存控制器505的接口 512的一傳送部分。然而，針對該串行內存接口 512的接收部分，此部分具有直接到該菊鏈中最後一個內存構件51N的一傳送接口的一點對點連接。該內存構件5IA使其數據接口的傳送部分被連接至該內存構件5IB的數據接口的接收部分。該內存構件51B使其數據接口的傳送部分被連接至該內存構件51B的數據接口的接收部分。該內存構件51A使其數據接口的傳送部分被連接至下一個內存構件的數據接口的接收部分。最後一個內存構件51N使其數據接口的接收部分被連接至前一個內存構件。最後一個內存構件51N的傳送部分被連接至該內存控制器505的接口 512的接收部分。 該些內存構件51A-N上的數據接口的寬度符合該內存控制器的接口 512的數據部分的一寬度。該些內存構件51A-N包含電路系統511，經組態以立即將經過該地址總線517A所接收的命令行波傳送。該電路系統511可為該內存構件的地址/命令接收器和該內存構件的地址命令傳送器之間的一內部連接。因為該些命令能被立即行波傳送(例如沒有隊列和緩衝的需求)，所以該內存構件51B能以增加的最小等待時間來接收經由總線517B重新傳送的命令。各個內存構件51A-N具有由例如一接合選用、位設定、或用於組態該些內存構件 5IA-N的其它機制所制定的組態。此組態機制被用來將一內存空間的個別部分分配到各個內存構件51A-N。例如該內存構件51A以一內存空間的一初始部分進行組態，該內存構件 51B以該內存空間的下一個部分進行組態，且該內存構件51N以該內存空間的最後一個部分進行組態。該內存空間因而經由超過一個內存構件來擴展。第一內存構件51A將經過連接517A所接收的一命令的一地址與一指定地址範圍作比較。假如有匹配，則該第一內存構件51A依據接收的命令實行一內部存取，且經過連接 517B發出一 NOP指令。該NOP指令響應該命令而阻隔其它內存構件51B-N在該菊鏈更下方的操作。假如不匹配，則該電路系統511將接收的命令經過該連接517B傳遞至下一個內存構件51B。此過程持續通過該菊鏈(一 NOP最終經過連接525發送)。當接收的命令是對該內存構件51A的一記憶範圍中一地址的一讀取時，該內存構件51A查找該數據且經過連接515B予以發送，該數據經由連接515B-N和527被傳遞通過其它內存構件515B-N。當接收的命令是對該內存構件51A的一記憶範圍中一地址的一寫入時，該內存構件51A經過連接515接收待寫入的數據。該寫入的一確認最終經過連接515B-N 和527發送。應該要理解該系統500對內存深度提供靈活性。亦即，該內存控制器505具有一相同接口 512，而不論經菊鏈連接至該內存控制器505的接口 512的傳送部分的內存構件 51A-N的數量。當一深度藉由變化內存構件的數量而被擴展/降低時，該內存深度(例如 該接口 512的寬度)能予以維持。 同樣應該要理解該些內存構件51A-N架構上彼此能等同。應該顯明的是前述提供組態上的便利性和製造上的平易性。應該顯明的是先前所討論的組態能在一製造過程之後才被實施。該系統500的上述組態在與其它系統相比較時具有總線路由繞送的優勢。隨著該系統500中的內存構件數量的增加，則很少的對應蹤跡會被加入。例如應該顯明的是各個額外內存構件僅需要一條額外數據總線，而非其它設計中的兩條額外數據總線(由於單一內存控制器的接收資總線527)。應該要理解針對圖5所述的原理能與針對圖4所述的原理相組合。在此一組合系統中，該些內存41A-41D(圖4)各者包含至少一個予以附接的其它內存構件。該些內存 41A-41D各者經過一數據總線以將命令行波傳送至附接的內存構件。附接的內存構件的傳送接口被附接至該內存控制器50的接收接口。所生成系統具有寬度和深度兩者的擴展。在針對圖6持續討論本系統500之後，前述稍後將針對圖7作更詳細的討論。圖6例示針對圖5中所示系統的內存構件51A和51B的一時序圖。於一時間tl處，該內存構件51A經過到該內存控制器的一地址總線接收到其指定地址範圍的一寫入W1。該內存構件51A亦經過一數據總線中到該內存控制器的相應信道來接收數據Dinl和crcfflo該crcffl與地址Wl和數據Dinl相關聯。於一時間t5處(造成與處理該寫入相關連的記憶等待時間)，該內存構件51A由於該寫入Wl在其地址範圍內而經過該地址總線傳送NOP。該內存構件51A亦由於在一寫入上無數據輸出而經過該數據總線輸出一 NOP。一確認亦能被輸出以作為CRC檢驗。於一時間t7處，該些NOP和該確認被接收於該內存構件51B處(造成與經過該總線進行傳輸相關連的通道等待時間)。於時間til處，該內存構件51B將該些NOP和該確認傳遞至下一個內存構件。圖6的時序圖亦顯示對該內存構件5IA的一讀取、對該內存構件5IB的一寫入、和對該內存構件51B的一讀取的過程。參考對該內存構件51B的寫入(W2)，於時間t3處，該內存構件51A接收該W2命令和待寫寫入的數據。於時間t7處，在比較結果指出對該內存構件51A的地址範圍沒有符合之後，該內存構件51A將該W2命令和待寫回的數據經過該總線傳出，以如所示待由下一個內存構件接收且處理。系統500的一些時序特徵從圖1的時序圖而顯明。例如該系統500將該數據總線上的等待時間與該地址總線維持相同(數據傳輸和地址傳輸對齊)。同樣，假設相等數量的讀取和寫入，該數據總線的數據信道具有50%的利用率。例如在此示範性時序圖中，該內存裝置51A的接收接口上的數據信道所具有的4個時槽中有兩個是排空的(50%的利用率)，其中有兩次讀取和兩次寫入。同樣，該系統500利用該數據總線中的一 CRC信道來使用一逐循環CRC方案。例如該內存裝置51A的傳送接口經過該數據總線的一 CRC信道以每一次時間t5到偽的方式發送傳輸。如此與具有一逐數據CRC檢驗的一些其它內存系統相反(CRC經累積/延遲以將CRC傳輸與數據轉移或其他理由對齊)。圖7例示利用針對圖4內存寬度擴展圖的所述原理結合針對圖5內存深度擴展圖的所述原理的一系統。在該系統700中，內存控制器705具有寬度擴展，亦即一具20位的傳輸接口被耦接至具10位的內存Al和A2。在其它系統中，可類似圖4的敘述而存有額外內存A3-AN。該些內存Al和A2各者如圖隨附所示分別經過耦接以供深度擴展的至少一個內存m和N2。類似圖4，內存Al如所示將接收的命令行波傳送至內存A2。等待時間在該系統 700中經組態，使得與將一命令從內存Al傳遞至內存A2相關聯的等待時間對應內存Al處理數據且予以傳送離開其TX接口的等待時間。如此允許內存m接收對齊的地址和數據傳輸。地址控制類似圖4和5所實行，亦即藉由組態該內存控制器705且設定該些內存Al、A2、N1和N2的地址範圍。數個實例業已參照後 附圖式作出上述敘述。本發明的種其它實例亦可行且實用的。該系統可以許多不同形式來舉出實例，且不應被視為本文中所提及實例的限制。上文所列舉圖式例示本申請案的多個實例和此等時實例的操作。在該些圖式中， 該些方塊的尺寸無意代表各種實際構件的尺寸。對於出現在多個圖式中的相同組件，相同組件符號被用來註記圖式中出現的相同組件。上文所述的系統能使用用以實行一些或全部指令的專用處理器系統、微控制器、 可程序規劃邏輯組件、或微處理器。上文所述的一些操作可以軟體來實施，而其它操作則可以硬體來實施。為方便起見，上述操作被敘述成各種互連功能方塊或相異的軟體模塊。然而也有可能下述狀況該些功能方塊和模塊等效地被集合到單一邏輯組件、程序或操作中而不具清楚的界線。在任何事件中，該些功能方塊和軟體模塊或可撓性界面的特性能藉由本身或與其它硬體或軟體中的其它操作的組合來實施。業已敘述且例示本發明在其實施例中的原理，應該顯明的是本揭示內容可在配置和細節上作出修改而不會悖離前述原理。據以主張在後述申請專利範圍的精神和範疇內到來的修改例、等效例和變化例。
權利要求
1.一種設備，包括一內存控制器，其經組態以控制多個菊鏈內存構件；一菊鏈總線，其經組態將命令和寫入數據從該內存控制器傳遞至該些內存構件，該菊鏈總線具有從該內存控制器到一初始內存構件的一直接連接，且具有從該初始內存構件到下一個內存構件的一菊鏈連接；以及一點對點總線，其經組態將讀取數據從該些內存構件傳遞至該內存控制器，該點對點總線具有從最後一個內存構件到該內存控制器的一直接連接。
2.如權利要求1所述的設備，其中該初始內存構件進一步包括一接收器，其被連接至該菊鏈總線，該接收器經組態以經過該菊鏈總線的直接連接而直接與該內存控制器進行通訊；一傳送器，其被連接至該點對點總線，該傳送器經組態以至少透過該下一個內存構件經過該點對點總線的直接連接，而與該內存控制器進行通訊；以及電路系統，其經組態以在內部將該初始內存構件的接收器和該初始內存構件的傳送器連結，來傳遞經由使用該傳送器的重新傳送所接收的一命令。
3.如權利要求2所述的設備，其中該電路系統經組態以將接收的命令和該初始內存構件的一地址範圍作比較，且依據此比較來傳遞該接收的命令。
4.如權利要求1所述的設備，其中該最後一個內存構件進一步包括一接收器，其被連接至該菊鏈總線，該接收器經組態以至少透過該初始內存構件經過該菊鏈總線的直接連接而與該內存控制器進行通訊；一傳送器，其被連接至該點對點總線，該傳送器經組態以經過該點對點總線的直接連接而直接與該內存控制器進行通訊；以及電路系統，其經組態以在內部將該初始內存構件的接收器和該初始內存構件的傳送器連結，經由使用該傳送器的重新傳送以傳遞來自該初始內存構件的數據。
5.如權利要求1所述的設備，其中該內存控制器的一數據接口的一作用針腳計數等於該些內存構件中一內存構件的一數據接口的一作用針腳計數。
6.如權利要求1所述的設備，其中該菊鏈總線是一串行總線。
7.如權利要求1所述的設備，其中該些內存構件定義一地址空間，且其中該初始內存構件儲存一特定範圍的數據，該特定範圍不與中該最後一個內存構件的一範圍重迭。
8.如權利要求1所述的設備，進一步在該初始內存構件中包括電路系統，該電路系統經組態以將一接收的命令中所包含的一地址和該特定範圍作比較；以及依據此比較以經過該菊鏈總線將該命令傳遞至下一個內存控制器。
9.如權利要求1所述的設備，其中該菊鏈總線和該點對點總線各者具有被指定為循環冗餘檢驗(CRC)傳輸的至少一條信道，其中各個內存構件以每個處理循環來發送或接收一 CRC傳輸。
10.如權利要求1所述的設備，其中該內存控制器僅具有從其擴展的兩條點對點連接， 其中一條點對點連接從該內存控制器的一傳送接口擴展，而另一條點對點連接從該內存控制器的一接收接口擴展，且其中該內存控制器被耦接至超過兩個內存構件。
11.一種本地數據儲存構件，包括一第一接口，其經組態以直接連接至一內存控制器或一第一遠程數據儲存構件；一第二接口，其經組態以直接連接至不同的一第二遠程數據儲存構件；以及電路系統，其經組態以在一命令包含所指定給該本地數據儲存構件的一範圍外的一地址時，將經過該第一接口所接收的命令傳遞至該第二接口以供重新傳輸。
12.如權利要求11所述的本地數據儲存構件，其中該本地數據儲存構件被菊鏈連接至該第一遠程儲存構件，且透過該第一遠程儲存構件接收來自該內存控制器的命令。
13.如權利要求11所述的本地數據儲存構件，其中該第一接口所具有的一寬度與該內存控制器的一傳送部分的一寬度相同。
14.如權利要求11所述的本地數據儲存構件，其中經過該第二接口的每一次數據傳輸與相應的一地址傳輸對齊。
15.如權利要求11所述的本地數據儲存構件，其中經過該第一接口所接收的循環冗餘檢驗(CRC)傳輸以一逐循環方式為基礎進行處理。
16.一種本地數據儲存構件，包括一接收接口，其經組態以直接連接至一遠程數據儲存構件；一傳送接口，其經組態以直接連接至一內存控制器；以及電路系統，其經組態以將經過該接收接口所接收的一命令傳遞至該傳送接口以供重新傳輸。
17.如權利要求16所述的本地數據儲存構件，其中該本地數據儲存構件被菊鏈連接至該遠程數據儲存構件，且經過該遠程數據儲存構件的重新傳送以接收來自該內存控制器的命令。
18.如權利要求16所述的本地數據儲存構件，其中該接收接口所具有的一寬度與該內存控制器的一傳送部分的一寬度相同。
19.如權利要求16所述的本地數據儲存構件，其中經過該傳送接口的每一次數據傳輸與相應的一地址傳輸對齊。
20.如權利要求16所述的本地數據儲存構件，其中經過該接收接口所接收的循環冗餘檢驗(CRC)傳輸以一逐循環方式為基礎進行處理。
全文摘要
在一實施例中，一設備包含一內存控制器，該內存控制器經組態以控制經過一菊鏈總線所連接的多個菊鏈內存構件，該菊鏈總線是包含從該內存控制器的一傳送接口到一初始內存構件的一接收接口的一直接連接，以及從該初始內存構件的一傳送接口到下一個內存構件的一接收接口的一菊鏈連接，一總線是從最後一個內存構件的一傳送接口直接擴展到該內存控制器的一接收接口。
文檔編號G06F13/16GK102289417SQ20111016765
公開日2011年12月21日 申請日期2011年6月21日 優先權日2010年6月21日
發明者李俊, 李敏宇 申請人:賽普拉斯半導體公司