一種電荷耦合流水線模數轉換器的版圖結構的製作方法
2023-06-14 00:42:46 2
專利名稱：一種電荷耦合流水線模數轉換器的版圖結構的製作方法
技術領域：
本發明涉及集成電路版圖設計技術領域，特別涉及一種電荷耦合流水線模數轉換
器的版圖結構。
背景技術：
隨著數位訊號處理技術的不斷發展，電子系統的數位化和集成化是必然趨勢。然而現實中的信號大都是連續變化的模擬量，需經過模數轉換變成數位訊號方可輸入到數字系統中進行處理和控制，因而模數轉換器在未來的數字系統設計中是不可或缺的組成部分。在寬帶通信、數字高畫質電視和雷達等應用領域，系統要求模數轉換器同時具有非常高的採樣速率和解析度。這些應用領域的可攜式終端產品對於模數轉換器的要求不僅要高採樣速率和高解析度，其功耗還應該最小化。 目前，能夠同時實現高採樣速率和高解析度的模數轉換器結構為流水線結構模數
轉換器。流水線結構是一種多級的轉換結構，每一級使用低精度的基本結構的模數轉換器，
輸入信號經過一級級的處理，最後由每級的結果組合生成高精度的輸出。其基本思想就是
把總體上要求的轉換精度平均分配到每一級，每一級的轉換結果合併在一起可以得到最終
的轉換結果。由於流水線結構模數轉換器可以在速度、功耗和晶片面積上實現最好的折中，
因此在實現較高精度的模數轉換時仍然能保持較高的速度和較低的功耗。 現有比較成熟的實現流水線結構模數轉換器的方式是基於開關電容技術的流水
線結構。基於該技術的流水線模數轉換器中採樣保持電路和各個子級電路的工作也都必須
使用高增益和寬帶寬的運算放大器。模數轉換器的速度和處理精度取決於所使用高增益和
超寬帶寬的運算放大器負反饋的建立速度和精度。因此該類流水線結構模數轉換器設計的
核心是所使用高增益和超寬帶寬的運算放大器的設計。這些高增益和寬帶寬運算放大器的
使用限制了開關電容流水線模數轉換器的速度和精度，成為該類模數轉換器性能提高的主
要限制瓶頸，並且精度不變的情況下模數轉換器功耗水平隨速度的提高呈直線上升趨勢。
要降低基於開關電容電路的流水線模數轉換器的功耗水平，最直接的方法就是減少或者消
去高增益和超寬帶寬的運算放大器的使用。 電荷耦合流水線模數轉換器就是一種不使用高增益和超寬帶寬的運算放大器的模數轉換器，該結構模數轉換器具有低功耗特性同時又能實現高速度和高精度。電荷耦合流水線模數轉換器採用電荷耦合信號處理技術。電路中，信號以電荷包的形式表示，電荷包的大小代表不同大小的信號量，不同大小的電荷包在不同存儲節點間的存儲、傳輸、加/減、比較等處理實現信號處理功能。通過採用周期性的時鐘來驅動控制不同大小的電荷包在不同存儲節點間的信號處理便可以實現模數轉換功能。 —個電荷耦合流水線模數轉換器的典型結構如圖1所示，包括以下幾個部分(l)一個電荷耦合採樣保持電路0，其用於將模擬輸入電壓轉換成對應大小成比例的電荷包，並將電荷包傳輸給第一級子級電路1 ;(2)N級基於電荷耦合信號處理技術的流水線子級電路1 3，其用於對採樣得到的電荷包進行各種處理完成模數轉換和餘量放大，並將每一個子級電路的輸出數字碼輸入到延時同步寄存器，且每一個子級電路輸出的電荷包進入下一級重複上述過程；(3)最後一級(第N+l級)N-bit Flash模數轉換器電路4，其將第N級傳輸過來的電荷包重新轉換成電壓信號，並進行最後一級的模數轉換工作，並將本級電路的輸出數字碼輸入到延時同步寄存器，該級電路只完成模數轉換，不進行餘量放大；(4)延時同步寄存器5，其用於對每個子流水級輸出的數字碼進行延時對準，並將對齊的數字碼輸入到數字校正模塊；(5)數字校正電路模塊6，其用於接收同步寄存器的輸出數字碼，將接收的數字碼進行移位相加，以得到模數轉換器的R位數字輸出碼；(6)基準信號產生電路7和時鐘信號產生電路8，前述所有電路模塊工作需要的時鐘信號由時鐘信號產生電路8提供，所有電路模塊工作需要的基準信號和偏置信號由基準信號產生電路7提供。
圖2所示為採用全差分結構實現的基於電荷耦合信號處理技術的1.5bit/級的電荷耦合流水線子級電路。由2個本級電荷傳輸控制開關(22p和22n)、2個電荷存儲節點(24p和24n) 、6個連接到電荷存儲節點的電荷存儲元件(25p、25n、26p、26n、27p、27n) 、2個比較器(29p和29n)，2個受比較器輸出結果控制的基準電荷選擇電路(21p和21n)構成，2個開關23p和23n為連接到本級電荷存儲節點的下一級子級電路的電荷傳輸控制開關。電路工作時，前級差分電荷包首先通過22p和22n傳輸並存儲在本級電荷存儲節點24p和24n，比較器29p和29n對差分電荷包輸入所引起的節點24p和24n之間的電壓差與基準信號+ A Vr和-A Vr進行比較，得到本級2位量化輸出數字碼D1D0 ;數字輸出碼D1D0將輸出到延時同步寄存器5，同時D1D0還將會控制本級的基準信號選擇電路21p和21n，使它們分別產生一對互補的基準信號分別控制本級正負端電荷加減電容底板，對由前級傳輸到本級的差分電荷包進行相應大小的加減處理，得到本級差分餘量電荷包；最後，電路完成本級差分餘量電荷包由本級向下一級傳輸，復位信號Vset對本級差分電荷存儲節點24p和24n進行復位，完成1. 5bit/級電荷耦合流水線子級電路一個完整時鐘周期的工作。
可以看出對於電荷耦合流水線模數轉換器，各級流水線子級電路的工作過程中，電荷的傳輸、加/減、比較量化等功能均圍繞各子級的電荷存儲節點進行。電荷耦合流水線模數轉換器的速度和精度取決於電荷包在不同電荷存儲節點的傳輸速度和傳輸效率。因此電荷存儲節點的精度和可靠性對於電荷耦合流水線模數轉換器的性能有非常大的影響，並且電荷存儲節點對於噪聲也特別敏感。因此高精度和可靠性電荷存儲節點的設計是電荷耦合流水線模數轉換器的設計核心。由於在電荷耦合流水線模數轉換器中存在大量的數字電路，數字電路的巨大噪聲對於電荷存儲節點的幹擾必須控制到最小，使得該類模數轉換器的版圖設計顯得尤為重要，如果其版圖設計不合理，就會導致整個模數轉換器設計失敗，因此有必要提出一種合理的電荷耦合流水線模數轉換器版圖設計方案。
發明內容
本發明提供了一種合理的電荷耦合流水線模數轉換器版圖設計方案，以解決由於版圖設計不合理，導致電荷耦合流水線模數轉換器設計失敗的問題。 按照本發明提供的技術方案，所述電荷耦合流水線模數轉換器版圖結構包括電荷耦合採樣保持電路版圖區、N+l級流水線子級電路版圖區、數字電路版圖區、主基準信號產生電路版圖區和時鐘信號產生電路版圖區；所述N+1表示模數轉換器子級電路的級數數量，所述N+l級流水線子級電路版圖區由N級電荷耦合流水線子級電路版圖區和最後一級流水線子級電路版圖區組成；數字電路版圖區由相互間連接的延時同步寄存器版圖區和數字校正電路版圖區組成； 電荷耦合採樣保持電路版圖區和N+1級流水線子級電路版圖區位於整個電荷耦合流水線模數轉換器版圖的中間位置；數字電路版圖區位於整個電荷耦合流水線模數轉換器版圖的右上角；主基準信號產生電路版圖區和時鐘信號產生電路版圖區分別位於電荷耦合流水線模數轉換器版圖的上下兩側； 所述電荷耦合採樣保持電路版圖區與N+l級流水線子級電路版圖區相連，N+l級流水線子級電路版圖區與數字電路版圖區相連；主基準信號產生電路版圖區分別與電荷耦合採樣保持電路版圖區以及N+1級流水線子級電路版圖區相連；時鐘信號產生電路版圖區分別與電荷耦合採樣保持電路版圖區、N+l級流水線子級電路版圖區、數字電路版圖區、主基準信號產生電路版圖區相連。 所述電荷耦合採樣保持電路版圖區、N+l級流水線子級電路版圖區和主基準信號
產生電路版圖區的周圍均採用由P型襯底隔離帶和N阱隔離帶所組成的雙環保護隔離帶進
行隔離；時鐘信號產生電路版圖區和數字電路版圖區的周圍均採用深N阱隔離帶包圍。 所述N級電荷耦合流水線子級電路版圖區從左至右依次排列，其中每一級電荷耦
合流水線子級電路版圖包括從基準信號產生電路版圖區、比較器陣列版圖區、第一基準信
號選擇電路版圖區、第一 P型襯底隔離帶版圖區、第一 N阱隔離帶版圖區、第一控制開關版
圖區、第一電荷存儲電容版圖區、第二基準信號選擇電路版圖區、第二P型襯底隔離帶版圖
區、第二 N阱隔離帶版圖區、第二控制開關版圖區、第二電荷存儲電容版圖區； 所述第一控制開關版圖區與第一電荷存儲電容版圖區相連；第二控制開關版圖區
與第二電荷存儲電容版圖區相連；從基準信號產生電路版圖區和比較器陣列版圖區相連；
比較器陣列版圖區和第一及第二基準信號選擇電路版圖區相連；第一基準信號選擇電路版
圖區與第一電荷存儲電容版圖區相連；第二基準信號選擇電路版圖區與第二電荷存儲電容
版圖區相連；所述第一、第二控制開關版圖區均包括了所在級流水線子級電路的電荷傳輸
控制開關及復位開關； 所述從基準信號產生電路版圖區和比較器陣列版圖區位於整個流水線子級電路版圖的中央位置；第一和第二基準信號選擇電路版圖區分別位於整個電荷耦合流水線子級電路版圖的上下兩側；第一、第二 P型襯底隔離帶版圖區分別位於第一、第二基準信號選擇電路版圖區和所述比較器陣列版圖區之間；第一 N阱隔離帶版圖區位於第一 P型襯底隔離帶版圖區內部；第一控制開關版圖區和第一電荷存儲電容版圖區位於第一N阱隔離帶版圖區內部；第二控制開關版圖區和第二電荷存儲電容版圖區位於第二N阱隔離帶版圖區內部；版圖空白部分由去耦電容填充；整個流水線子級電路的版圖布局以比較器陣列中心軸為對稱軸，左右兩側完全對稱。 所述從基準信號產生電路版圖區用於將所述主基準信號產生電路版圖區所產生的原始基準信號轉換為適用於所述比較器陣列版圖區中比較器陣列的比較量化基準信號。
本發明的優點是電荷耦合流水線模數轉換器各個版圖區布局固定，位置布局合理，減小了數字噪聲對模擬電路的幹擾，從而使電荷耦合流水線模數轉換器的性能得到保障。
圖1是典型電荷耦合流水線模數轉換器的電路原理框圖；
圖2是典型1. 5位/級電荷耦合子級流水線電路原理框圖；
圖3是本發明實施例的版圖結構示意圖；
圖4是本發明實施例的子級流水線電路版圖結構示意圖； 圖5是本發明實施的時間交織電荷耦合流水線模數轉換器版圖結構示意圖。
具體實施例方式
為使本發明的目的、技術方案和優點更加清楚，下面將結合附圖對本發明實施例 作進一步地詳細描述。 如圖3所示，本發明設計的電荷耦合流水線模數轉換器版圖包括電荷耦合採樣保 持電路版圖區301、 N+l級流水線子級電路版圖區302、數字電路版圖區303、主基準信號產 生電路版圖區304、時鐘信號產生電路版圖區305、深N阱隔離帶版圖區306和雙環保護隔 離帶版圖區307 ;其中N+l為模數轉換器子級電路的級數數量。 電荷耦合採樣保持電路版圖區301和N+l級流水線子級電路版圖區302位於整 個版圖的中間位置；數字電路版圖區303位於整個電荷耦合流水線模數轉換器版圖的右上 角；主基準信號產生電路版圖區304和時鐘信號產生電路版圖區305位於模數轉換器版圖 的上下兩側；數字電路版圖區303和時鐘信號產生電路版圖區305位於深N阱隔離帶版圖 區306內部；電荷耦合採樣保持電路版圖區301、N+l級流水線子級電路版圖區302和主基 準信號產生電路版圖區304位於雙環保護隔離帶版圖區307內部。 圖3中模數轉換器版圖中各版圖區域的連接關係為電荷耦合採樣保持電路版圖 區301與N+l級流水線子級電路版圖區302相連，N+l級流水線子級電路版圖區302與數 字電路版圖區303相連；主基準信號產生電路版圖區304與電荷耦合採樣保持電路版圖區 301相連，主基準信號產生電路版圖區304與N+l級流水線子級電路版圖區302相連；時鐘 信號產生電路版圖區305與電荷耦合採樣保持電路版圖區301相連，時鐘信號產生電路版 圖區305與N+l級流水線子級電路版圖區302相連，時鐘信號產生電路版圖區305與數字 電路版圖區303相連，時鐘信號產生電路版圖區305與主基準信號產生電路版圖區304相 連。 在實際應用中，N+l級流水線子級電路包括N級電荷耦合流水線子級電路版圖區 (31、32和33)和最後一級流水線子級電路版圖區34組成；數字電路版圖區303由延時同 步寄存器版圖區35和數字校正電路版圖區36組成。圖中主基準信號產生電路版圖區304 和時鐘信號產生電路版圖區305在整個模數轉換器版圖中的位置可以互換。電荷耦合採樣 保持電路版圖區301、N+l級流水線子級電路版圖區302和基準信號產生電路版圖區304的 其周圍均採用由P型襯底隔離帶和N阱隔離帶所組成的雙環保護隔離帶307，以減小數字 電路的巨大襯底噪聲對這些電路的幹擾。時鐘信號產生電路版圖區305和數字電路版圖區 303的周圍均採用深N阱隔離帶306包圍，以最大限度減小數字電路的噪聲擴散。
如圖4所示，本發明設計的典型全差分結構電荷耦合流水線子級電路版圖40包括 從基準信號產生電路版圖區41、比較器陣列版圖區42、第一基準信號選擇電路版圖區43p、 第二基準信號選擇電路版圖區43n、第一 P型襯底隔離帶版圖區44p、第二 P型襯底隔離帶版圖區44n、第一 N阱隔離帶版圖區45p、第二 N阱隔離帶版圖區45n、第一控制開關版圖區 46p、第二控制開關版圖區46n、第一電荷存儲電容版圖區47p和第二電荷存儲電容版圖區 47n;從基準信號產生電路版圖區41和比較器陣列版圖區42位於整個流水線子級電路版圖 的中央位置；第一基準信號選擇電路版圖區43p和第二基準信號選擇電路版圖區43n分別 位於整個電荷耦合流水線子級電路版圖的左右兩側；第一 P型襯底隔離帶版圖區44p和第 二 P型襯底隔離帶版圖區44n位於基準信號選擇電路版圖區和比較器陣列版圖區之間；第 一 N阱隔離帶版圖區45p位於第一 P型襯底隔離帶版圖區44p內部；第二 N阱隔離帶版圖 區45n位於第二 P型襯底隔離帶版圖區44n內部；第一控制開關版圖區46p和第一電荷存 儲電容版圖區47p位於第一 N阱隔離帶版圖區45p內部；第二控制開關版圖區46n和第二 電荷存儲電容版圖區47n位於第二 N阱隔離帶版圖區45n內部；整個流水線子級電路的版 圖布局以比較器陣列中心軸為對稱軸，左右兩側完全對稱；此外圖中版圖空白部分由去耦 電容填充，以進一步減小各類噪聲對電路核心版圖模塊部分的幹擾。 圖4中電荷耦合流水線子級電路版圖中各版圖區域的連接關係為第一控制開關 版圖區46p與第一電荷存儲電容版圖區47p相連；第二控制開關版圖區46n與第二電荷存 儲電容版圖區47n相連；從基準信號產生電路版圖區41和比較器陣列版圖區42相連；比較 器陣列版圖區42分別與第一基準信號選擇電路版圖區43p和第二基準信號選擇電路版圖 區43n相連；第一基準信號選擇電路版圖區43p與第一電荷存儲電容版圖區47p相連；第二 基準信號選擇電路版圖區43n與第二電荷存儲電容版圖區47n相連。
在實際應用中，圖4中從基準信號產生電路版圖區41用於將圖3中主基準信號產 生電路版圖區304所產生的原始基準信號轉換為適用於比較器陣列的比較量化基準信號。 控制開關版圖區46p和46n內包含了全差分每級流水線子級電路的電荷傳輸控制開關及復 位開關。控制開關版圖區(46p和46n)與電荷存儲電容版圖區(47p和47n)共同構成了 本級電荷耦合流水線子級電路的電荷存儲節點，因此對該兩大版圖區域的版圖設計應特別 小心。本發明在該兩大版圖區域的版圖區域外圍設置了由P型襯底隔離帶版圖區(44p和 44n)與N阱隔離帶版圖區(45p和45n)所組成的雙環保護隔離帶，以使數字電路引起的襯 底噪聲對該部分版圖區域的幹擾最小化。 圖4中所示的電荷耦合子級電路的版圖布局方案可以直接應用於圖1中所示的電 荷耦合流水線模數轉換器前N級子級流水線電路的版圖實現方案。對於圖1中所示電荷耦 合流水線模數轉換器的最後一級電荷耦合子級流水線電路4的版圖實現，其布局思想與圖 4中示例類似，只需將圖4中第一、第二基準信號選擇電路版圖區去掉，其他部分版圖區域 保持不變便可以實現。 上述本發明電荷耦合流水線模數轉換器的版圖布局方法還可以很方便的用於多 通道、時間交疊結構模數轉換器的版圖設計中。圖5所示就是一種採用本發明電荷耦合流 水線模數轉換器的版圖布局方法布局的一種雙通道時間交疊電荷耦合流水線模數轉換器 的版圖布局方式。整個雙通道時間交疊電荷耦合流水線模數轉換器的版圖50由2個結構 相同子電荷耦合流水線模數轉換器版圖區(51和52)以及一個數據選擇及控制模塊53組 成。其中子電荷耦合流水線模數轉換器版圖區51和52的布局方式採用圖3中所示的布 局。對於4通道及更多通道的時間交疊結構電荷耦合流水線模數轉換器的版圖布局方式可 以採用相同的對稱方式布局便可以實現。
本發明提供的電荷耦合流水線模數轉換器的版圖布局方法中的各個版圖區布局 固定，位置布局合理，優化了電荷耦合流水線模數轉換器的設計，從而減小了數字噪聲對模 擬電路的幹擾，使模數轉換器的性能得到保障。本發明提供的電荷耦合流水線模數轉換器 的版圖布局方法為電荷耦合流水線模數轉換器核心功能模塊的版圖布局方法。在本發明提 供的電荷耦合流水線模數轉換器的版圖布局方式的各版圖區域基礎上增加一些PAD模塊 版圖區及工作控制模塊版圖區便可以得到一個完整的單片的電荷耦合模數轉換器晶片的 版圖。本發明提供的電荷耦合流水線模數轉換器核心功能模塊的版圖布局本身便可以作為 一種完整的電荷耦合流水線模數轉換器IP應用於各類SoC的設計當中。
權利要求
一種電荷耦合流水線模數轉換器版圖結構，其特徵是包括電荷耦合採樣保持電路版圖區、N+1級流水線子級電路版圖區、數字電路版圖區、主基準信號產生電路版圖區和時鐘信號產生電路版圖區；所述N+1表示模數轉換器子級電路的級數數量，所述N+1級流水線子級電路版圖區由N級電荷耦合流水線子級電路版圖區和最後一級流水線子級電路版圖區組成；數字電路版圖區由相互間連接的延時同步寄存器版圖區和數字校正電路版圖區組成；電荷耦合採樣保持電路版圖區和N+1級流水線子級電路版圖區位於整個電荷耦合流水線模數轉換器版圖的中間位置；數字電路版圖區位於整個電荷耦合流水線模數轉換器版圖的右上角；主基準信號產生電路版圖區和時鐘信號產生電路版圖區分別位於電荷耦合流水線模數轉換器版圖的上下兩側；所述電荷耦合採樣保持電路版圖區與N+1級流水線子級電路版圖區相連，N+1級流水線子級電路版圖區與數字電路版圖區相連；主基準信號產生電路版圖區分別與電荷耦合採樣保持電路版圖區以及N+1級流水線子級電路版圖區相連；時鐘信號產生電路版圖區分別與電荷耦合採樣保持電路版圖區、N+1級流水線子級電路版圖區、數字電路版圖區、主基準信號產生電路版圖區相連。
2. 根據權利要求1所述的電荷耦合流水線模數轉換器版圖結構，其特徵在於所述電荷 耦合採樣保持電路版圖區、N+l級流水線子級電路版圖區和主基準信號產生電路版圖區的 周圍均採用由P型襯底隔離帶和N阱隔離帶所組成的雙環保護隔離帶進行隔離；時鐘信號 產生電路版圖區和數字電路版圖區的周圍均採用深N阱隔離帶包圍。
3. 根據權利要求1所述的電荷耦合流水線模數轉換器版圖結構，其特徵在於所述N級 電荷耦合流水線子級電路版圖區從左至右依次排列，其中每一級電荷耦合流水線子級電路 版圖包括從基準信號產生電路版圖區、比較器陣列版圖區、第一基準信號選擇電路版圖區、 第一 P型襯底隔離帶版圖區、第一 N阱隔離帶版圖區、第一控制開關版圖區、第一電荷存儲 電容版圖區、第二基準信號選擇電路版圖區、第二 P型襯底隔離帶版圖區、第二 N阱隔離帶 版圖區、第二控制開關版圖區、第二電荷存儲電容版圖區；所述第一控制開關版圖區與第一電荷存儲電容版圖區相連；第二控制開關版圖區與第 二電荷存儲電容版圖區相連；從基準信號產生電路版圖區和比較器陣列版圖區相連；比較 器陣列版圖區和第一及第二基準信號選擇電路版圖區相連；第一基準信號選擇電路版圖區 與第一電荷存儲電容版圖區相連；第二基準信號選擇電路版圖區與第二電荷存儲電容版圖 區相連；所述第一、第二控制開關版圖區均包括了所在級流水線子級電路的電荷傳輸控制 開關及復位開關；所述從基準信號產生電路版圖區和比較器陣列版圖區位於整個流水線子級電路版圖 的中央位置；第一和第二基準信號選擇電路版圖區分別位於整個電荷耦合流水線子級電路 版圖的上下兩側；第一、第二 P型襯底隔離帶版圖區分別位於第一、第二基準信號選擇電路 版圖區和所述比較器陣列版圖區之間；第一 N阱隔離帶版圖區位於第一 P型襯底隔離帶版 圖區內部；第一控制開關版圖區和第一電荷存儲電容版圖區位於第一N阱隔離帶版圖區內 部；第二控制開關版圖區和第二電荷存儲電容版圖區位於第二N阱隔離帶版圖區內部；版 圖空白部分由去耦電容填充；整個流水線子級電路的版圖布局以比較器陣列中心軸為對稱 軸，左右兩側完全對稱。
4.根據權利要求3所述的電荷耦合流水線模數轉換器版圖結構，其特徵在於所述從基準信號產生電路版圖區用於將所述主基準信號產生電路版圖區所產生的原始基準信號轉換為適用於所述比較器陣列版圖區中比較器陣列的比較量化基準信號。
全文摘要
本發明提供了一種電荷耦合流水線模數轉換器版圖結構，該版圖包括電荷耦合採樣保持電路版圖區、N+1級流水線子級電路版圖區、數字電路版圖區、主基準信號產生電路版圖區和時鐘信號產生電路版圖區。電荷耦合採樣保持電路版圖區和N+1級流水線子級電路版圖區位於整個版圖的中間位置；數字電路版圖區位於整個模數轉換器版圖的右上角；主基準信號產生電路版圖區和時鐘信號產生電路版圖區位於模數轉換器版圖的上下兩側。本發明電荷耦合流水線模數轉換器各個版圖區布局固定，位置布局合理，減小了數字噪聲對模擬電路的幹擾，從而使電荷耦合流水線模數轉換器的性能得到保障。
文檔編號H03M1/54GK101783685SQ201010018158
公開日2010年7月21日 申請日期2010年1月15日 優先權日2010年1月15日
發明者季惠才, 張甘英, 範曉捷, 陳珍海, 黃嵩人 申請人:中國電子科技集團公司第五十八研究所