Sonos快閃記憶體單元及其形成方法

2023-06-14 11:06:01 1

專利名稱：Sonos快閃記憶體單元及其形成方法
技術領域：
本發明涉及一種快閃記憶體，尤其涉及一種電荷陷阱單元(SONOS)快閃記憶體及 其形成方法。
背景技術：
通常，用於存儲數據的半導體存儲器分為易失性存儲器和非易失性存儲器，易失 性存儲器易於在電源中斷時丟失其數據，而非易失性存儲器即使在供電電源關閉後仍能保 持片內信息。與其它的非易失性存儲技術(例如，磁碟驅動器)相比，非易失性半導體存儲 器具有成本低、密度大的特點。因此，非易失性存儲器已廣泛地應用於各個領域，包括嵌入 式系統，如PC及外設、電信交換機、蜂窩電話、網絡互聯設備、儀器儀表和汽車器件，同時還 包括新興的語音、圖像、數據存儲類產品，如數字相機、數字錄音機和個人數字助理。近來， 已經提出了具有矽-氧化物-氮化物-氧化物-矽(SONOS)結構的非易失性存儲器，包括 SONOS快閃記憶體。SONOS結構的非易失性存儲器具有很薄的單元，其便於製造且容易結合 至例如集成電路的外圍區域和/或邏輯區域中。專利號為US6797565的美國專利提供了一種SONOS快閃記憶體的製作方法，包括 如下步驟，如圖IA所示，首先，在矽襯底100上形成氧化矽-氮化矽-氧化矽層(ONO) 102 ； 然後在氧化矽_氮化矽_氧化矽層102上沉積第一多晶矽層104 ；在第一多晶矽層104上 形成第一硬掩膜層106 ；在第一硬掩膜層106上旋塗第一光阻層107，經過曝光、顯影工藝， 在第一光阻層107上沿位線方向形成第一開口圖形108，所述第一光阻層107上第一開口圖 形108的位置與矽襯底100內需要形成源極和漏極的位置相對應。如圖IB所示，以第一光阻層107為掩膜，蝕刻第一硬掩膜層106、第一多晶矽層 104和氧化矽-氮化矽-氧化矽層102至露出矽襯底100，蝕刻後的第一多晶矽層104和氧 化矽_氮化矽_氧化矽層102作為柵極結構；去除第一光阻層107 ；以柵極結構為掩膜，在 矽襯底100中進行離子注入，形成源極/漏極101。如圖IC所示，在矽襯底100和第一硬掩膜層106上沉積介電層110，介電層110的 材料為低溫氧化矽；對介電層110進行平坦化處理，直至露出第一硬掩膜層106 ；接著，去除 第一硬掩膜層106，露出第一多晶矽層104。如圖ID所示，在第一多晶矽層104上沉積第二多晶矽層112 ；在第二多晶矽層112 上沉積第二硬掩膜層114;在第二硬掩膜層114上旋塗第二光阻層115，經過曝光、顯影工 藝，在第二光阻層115上沿字線方向形成第二開口圖形116。如圖IE所示，以第二光阻層115為掩膜，蝕刻第二硬掩膜層114、第二多晶矽層 112和第一多晶矽層104至露出氧化矽-氮化矽-氧化矽層102 ；去除第二光阻層115和第 二硬掩膜層114至露出第二多晶矽層112，第一多晶矽層104作為存儲單元的柵電極，第二 多晶矽層112將SONOS快閃記憶體的各個柵電極連接起來，形成字線。圖2為現有技術製作的SONOS快閃記憶體俯視圖，其中110是介電層，112是第二 多晶矽層，A-A為存儲器的字線方向。將各存儲單元的源極/漏極101 (在介電層110的底部，圖中未示出)連接起來形成位線，B-B為存儲器的位線方向。圖2A為上述SONOS快閃記憶體的存儲單元結構示意圖，包括作為柵電極的第一多 晶矽層104，底部的氧化矽-氮化矽-氧化矽層102以及兩側的源極/漏極101，構成MOS 結構。在所述柵電極上施加電壓，源漏極之間形成導電溝道，源漏極之間的電壓差使得溝道 內產生電流，所述電子在移動過程中又受到柵電極與襯底之間的電壓差影響，將會躍遷至 氧化矽_氮化矽_氧化矽層102中進行存儲，或者從氧化矽-氮化矽-氧化矽層102躍遷 回溝道，完成存儲單元的讀寫過程。在現有的SONOS快閃記憶體中，存儲單元的柵電極同時起到開啟MOS管形成導電 溝道，以及控制氧化矽_氮化矽_氧化矽層102存儲電子的作用，，在，存儲單元的讀寫性 能、響應速率已經逐漸不能滿足高度集成的存儲器陣列尤其是嵌入式系統的存儲器陣列需 要，另一方面，連接源極或者漏極的位線，需要從存儲單元的底部引出互連線，在器件尺寸 微縮後，布線上存在困難。因此進入90nm工藝，需要一種新型的SONOS快閃記憶體結構以 兼容適應日益微縮的工藝製程。

發明內容
本發明解決的問題是提供一種新型的SONOS快快閃記憶體儲單元及其形成方法，以滿足 嵌入式系統的存儲器陣列對讀寫性能、響應速率的需求，並且與小尺寸CMOS工藝相兼容。本發明提供了一種SONOS快閃記憶體單元，包括半導體襯底；在所述半導體襯底上形成的場效應電晶體；場效應電晶體的溝道連接源區和漏區，包括靠近漏區的第一溝道區以及靠近源 區的第二溝道區；選擇柵，形成於所述第一溝道區的表面，依次包括柵介質層、柵電極以及 柵電極上的矽化物薄膜層；氧化矽-氮化矽-氧化矽層，至少形成於第二溝道區表面；控制 柵，形成於所述氧化矽_氮化矽_氧化矽層表面。作為可選方案，所述矽化物薄膜層表面還形成有柵保護層，材料為氧化矽或氮化娃。作為可選方案，所述控制柵材料為多晶矽；所述選擇柵以及控制柵的外側還形成 有隔離側壁。本發明還提供了一種SONOS快閃記憶體單元的形成方法，主要步驟包括提供半導體襯底；在半導體襯底上依次形成柵介質層、柵電極、矽化物薄膜層，並刻蝕部分形成選擇 柵；在選擇柵的一側襯底上形成源區，且所述源區與選擇柵之間留有空隙；至少在襯底上所述空隙的表面形成氧化矽_氮化矽_氧化矽層；在所述氧化矽_氮化矽_氧化矽層表面形成控制柵；在選擇柵的另一側襯底上形成漏區。其中，所述形成源區的具體步驟包括在選擇柵的兩側形成側壁；在選擇柵一側 的襯底上形成源區；去除所述側壁。作為優選方案，在形成側壁之前，先在選擇柵以及襯底表面形成保護層；所述側壁
4材料為氮化矽或氧化矽，所述保護層材料為氮化矽、氧化矽或其組合；採用選擇性溼法刻蝕 分步去除側壁、保護層。作為可選方案，所述氧化矽_氮化矽_氧化矽層形成於選擇柵及其兩側襯底的表 面；所述控制柵材質為多晶矽，形成控制柵步驟包括在氧化矽-氮化矽-氧化矽層表面沉 積多晶矽層，採用掩膜刻蝕多晶矽層，所述掩膜覆蓋部分選擇柵及其一側形成有源區的襯底。上述的SONOS快閃記憶體單元的形成方法，還包括進行後端矽化工藝，形成隔離 側壁並進行退火穩固，製作接觸孔並引出互連線。與現有的相比，本發明所形成的SONOS快閃記憶體單元選擇柵控制存儲器單元的 選通，控制柵控制存儲器單元的存儲讀寫，且選擇柵中形成有矽化物薄膜層進一步提高了 選通速度，滿足了嵌入式系統的存儲器陣列對讀寫性能以及響應速率的需求；另一方面與 現有CMOS工藝相兼容，結構簡單，易於引出源區、漏區的互連線，便於布線集成形成存儲器 陣列。


通過附圖中所示的本發明的優選實施例的更具體說明，本發明的上述及其他目 的、特徵和優勢將更加清晰。附圖中與現有技術相同的部件使用了相同的附圖標記。附圖 並未按比例繪製，重點在於示出本發明的主旨。在附圖中為清楚起見，放大了層和區域的尺 寸。圖IA至圖IE是現有技術的SONOS快閃記憶體製造工藝的剖面示意圖；圖2是現有技術形成的SONOS快閃記憶體陣列示意圖；圖2A是現有技術形成的SONOS快快閃記憶體儲單元的結構示意圖；圖3為本發明所述的SONOS快閃記憶體單元形成方法步驟流程圖；圖4A至圖4M為本發明所述SONOS快閃記憶體製造工藝的剖面示意圖；圖5為本發明所述SONOS快閃記憶體單元所構成的存儲器陣列示意圖；圖6A至圖6B為本發明所述SONOS快閃記憶體單元的擦寫機制示意圖。
具體實施例方式本發明所提出的一種SONOS快閃記憶體單元的形成方法，具體的步驟流程圖如圖 3所示Si、提供半導體襯底，在半導體襯底上依次形成柵介質層、柵電極、矽化物薄膜層， 並刻蝕部分形成選擇柵；其中矽化物薄膜層表面還形成有柵保護層用以保護矽化物薄膜層不受後續工藝 破壞。在現代存儲器工藝中，矽化物薄膜層可以減小柵極的接觸電阻，以滿足高速存儲器的 讀寫響應需求。S2、在選擇柵一側的襯底上進行離子摻雜形成源區，所述源區與選擇柵之間留有 空隙；具體方式為先在選擇柵以及襯底的表面形成保護層，在選擇柵的兩側形成具有一定厚度的側壁。然後使用光罩掩膜在選擇柵的一側襯底上預定區域內進行等離子注入，摻雜形成 源區。側壁作為阻擋層，保護側壁下方的襯底不被離子摻雜，從而使得所形成源區與選擇柵 之間留有空隙。去除所述側壁，然後再去除所述保護層。其中側壁可以為氮化矽或氧化矽，保護層 可以為氮化矽、氧化矽或其組合，以便於使用選擇性的溼法刻蝕分步驟去除，而避免損傷選 擇柵或者襯底部分。S3、至少在所述空隙的表面形成氧化矽-氮化矽-氧化矽層；作為可選的方案，可在上述S2步驟所得半導體結構基礎上(即選擇柵以及兩側襯 底的表面)，依次沉積氧化矽底層、氮化矽層以及氧化矽頂層，而形成氧化矽_氮化矽_氧化 矽層(以下簡稱ONO層)結構，所述ONO層可在存儲器單元中作為電荷陷阱以存儲電荷，而 具體的電荷陷阱區為ONO層在S2步驟中所述源區和選擇柵之間空隙的表面部分。S4、在所述氧化矽_氮化矽_氧化矽層表面形成控制柵；所述控制柵可採用多晶矽，由於S3中形成的ONO層不僅僅局限於空隙表面，作為 可選方案，在上述ONO層的表面沉積多晶矽層，然後使用掩膜刻蝕掉部分，完成控制柵與電 荷陷阱區的對準。由於進入90nm工藝之後，柵極的實際寬度教小，難以精確控制掩膜的邊 緣位置，為了使控制柵準確覆蓋電荷陷阱區，所述掩膜需要覆蓋部分選擇柵及其一側形成 有源區的襯底，將使得刻蝕多晶矽層後所形成的控制柵會覆蓋部分選擇柵的頂部。S5、在選擇柵另一側的襯底上離子摻雜形成漏區；在選擇柵另外一側襯底區域內進行等離子摻雜，而形成漏區。因為前述S3中形成 的ONO層覆蓋於襯底表面，所以離子注入時需要控制濃度分布使得摻雜形成的漏區滿足相 關要求。S6、進行後端矽化工藝，形成隔離側壁並進行退火穩固，製作接觸孔並引出互連 線。其中形成隔離側壁的步驟可與步驟S2相同，另外在各有源區上製作接觸孔引出 互連線時，可以在接觸面上形成金屬矽化物，降低接觸電阻。下面結合附圖，對本發明的一個具體實施例作進一步介紹，如圖4A至圖4M所示， 為本發明所述SONOS快閃記憶體製造工藝的剖面示意圖。因為在半導體工藝中，通常存儲 器的製作是一次性形成大規模的單元陣列，以下具體實施例中，僅為了說明需要，以形成兩 個相鄰的存儲器單元為圖示，不應當以此限定本發明的權利範圍。基於上述製造方法，本發明提供了一種SONOS快閃記憶體單元的具體結構，包括半導體襯底；在所述半導體襯底上形成的場效應電晶體；場效應電晶體的溝道連接源區和漏區，包括靠近漏區的第一溝道區以及靠近源 區的第二溝道區；選擇柵，形成於所述第一溝道區的表面，依次包括柵介質層、柵電極以及 柵電極上的矽化物薄膜層；氧化矽-氮化矽-氧化矽層，至少形成於第二溝道區表面；控制 柵，形成於所述氧化矽_氮化矽_氧化矽層表面。其中，第一溝道區位於襯底上柵介質層的底部，第二溝道區位於襯底上所述源區 與選擇柵之間的空隙處，所述第一溝道區以及第二溝道區僅為說明需要進行結構上的劃分，而並不具有實質性的功能差異，特此說明。如圖4A，本實施例以P-型襯底上形成NMOS電晶體作為存儲器單元選通管為例，首 先在P-型半導體襯底200的表面依次形成柵介質層201，柵電極202、矽化物薄膜層203以 及柵保護層204。所述矽化物薄膜層材料可以為矽化鎢WSix, χ表示矽與鎢的含量比例。因為矽化 物薄膜層可降低柵電極202的接觸電阻，所以其厚度以及χ係數的值將直接影響存儲器 選通時的響應速率，因此χ值的大小可根據實際應用進行選擇，本實施例中所述矽化物薄 膜層203，可通過在多晶矽材質的柵電極202表面沉積金屬鎢，再熱退火形成，厚度範圍為 500-1000埃；所述柵保護層204可以保護矽化物薄膜層203不受後續工藝的損傷。所述柵介質層201材料可以為氧化矽，可以採用高溫熱氧化法形成，厚度範圍為 30-150埃，(1埃=0. 1納米)；所述柵電極202材料可以為多晶矽，可以在500-700攝氏度 下，高溫外延生長而成，厚度範圍為500-2000埃；所述柵保護層204材料可以為氧化矽或者 氮化矽等，其厚度可根據具體的工藝需要進行選擇。如圖4B，去除部分的柵介質層201，柵極柵電極202、矽化物薄膜層203以及柵保護 層204，可配合掩膜進行等離子刻蝕在預定的位置形成柵極作為存儲單元的選擇柵(圖示 中包括兩個存儲器單元的選擇柵)。如圖4C，在上述圖4B結構的表面形成保護層，以及間隔層207。所述保護層可以為氧化矽、氮化矽或其組合。在本實施例中，所述保護層為複合層 包括熱氧化層205以及氮化矽層206 ；可先採用高溫熱氧化沉積法或者CVD化學氣相沉積 熱氧化層205，所述熱氧化層205的厚度範圍為30-100埃；然後在熱氧化層205表面採用 CVD化學氣相沉積形成氮化矽層206，所述氮化矽保護層206厚度範圍為50-100埃，所述間隔層217將在後述工藝中刻蝕形成側壁，其材料可以為氧化矽或者氮化矽 等，但應當與相鄰的保護層區別開來以便後續的選擇性刻蝕。由於本實施例中間隔層217 形成於氮化矽層206表面，因此間隔層217材料選擇為氧化矽，厚度範圍為300-1000埃如圖4D，首先刻蝕所述間隔層217形成側壁。本實施例中採用RIE等離子刻蝕，利 用等離子刻蝕的各項異性性質，在選擇柵的兩側形成側壁。由於氮化矽層206的存在，使得 刻蝕過程中避免傷及選擇柵以及其他部分的襯底。所述形成的側壁的厚度範圍為200-1000 埃。然後利用掩膜在選擇柵一側襯底上形成源區，由於相鄰存儲器單元能夠共用源區 以及漏區，因此在圖示中，直接在兩選擇柵之間的襯底區域進行離子摻雜形成源區。本實施 例中，可採用砷注入，射頻電壓5-60Kev，注入劑量5E14-5E15每平方釐米，形成N形源區。 選擇柵的兩側存在側壁，側壁下方襯底不會受到離子注入，因此圖示中形成的源區與兩邊 的選擇柵均留有空隙，且空隙的寬度等於側壁的厚度。如圖4E，去除選擇柵兩側的側壁，本實施例中側壁材料為氧化矽，可使用氫氟酸進 行溼法刻蝕。如圖4F，先去除保護層中的氮化矽層206，可使用熱磷酸進行溼法刻蝕；再去除保 護層中的熱氧化層205，可使用等離子刻蝕；另外熱氧化層205也可以保留，作為後述形成 的氧化矽_氮化矽_氧化矽層中的底部氧化矽層。使用複合型的保護層，能夠避免在溼法 刻蝕去除氮化矽206時，熱磷酸對器件其他部分的侵蝕。
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所述氫氟酸和熱磷酸均為選擇性刻蝕劑，其中氫氟酸只對氧化矽有腐蝕作用能保 留氮化矽等，而熱磷酸則只與氮化矽反應可保留氧化矽等。如圖4G，在上述步驟得到的器件表面可採用CVD化學氣相沉積，依次形成氧化矽 底層、氮化矽層以及氧化矽頂層，形成氧化矽_氮化矽_氧化矽三層結構(簡稱ONO層)，所 述ONO層207將在存儲器單元中作為電荷陷阱以存儲電荷，而具體的電荷陷阱區則為ONO 層207位於上述源區和選擇柵之間空隙表面的部分，如圖中虛線所圈區域。另外，在存儲器的製造過程中，進行到此處步驟之後，可以用掩膜覆蓋整個存儲器 陣列區域，進行外圍邏輯電路的形成工藝。如圖4H，在ONO層207的表面形成控制柵208，所述控制柵的材料可以為多晶矽， 可採用CVD化學氣相沉積製備。如圖41，利用掩膜刻蝕掉部分控制柵208，完成控制柵與所述電荷陷阱區的對準。由於電荷陷阱區位於源區兩側的襯底表面並緊靠選擇柵，所以作為可選方案，所 述控制柵可以完全覆蓋有源區及其兩側的襯底部分，也即圖示中兩相鄰選擇柵之間的區 域，使得相鄰存儲器單元之間共用控制柵。在實際工藝的對準過程中，為了讓控制柵準確覆 蓋緊靠選擇柵的電荷陷阱區，所述掩膜的邊緣應當遮擋住部分選擇柵表面，使得刻蝕後形 成的控制柵208也會覆蓋部分選擇柵的頂部。如圖4J，在選擇柵相對於源區的另外一側區域內形成漏區。由於前述步驟中，所述 ONO層207覆蓋於選擇柵及其兩側襯底，所以在離子注入的時候需要控制其濃度分布，使得 在襯底摻雜形成的漏區滿足相關要求。另外，相鄰的存儲器單元漏區也能共用，圖示中未示 出。本實施例中，所述漏區為N型，可採用砷注入，射頻電壓5-60Kev，注入劑量5E14-1E15 每平方釐米；還可採用磷注入，射頻電壓15-60Kev，注入劑量5E12-1E14每平方釐米。如圖4K，在所述選擇柵以及控制柵的外側等形成隔離側壁209起到保護、絕緣隔 離等作用，所述隔離側壁可以為氮化矽、氧化矽等，製備方法可與圖4D所述工藝相同。如圖4L，另外在器件有源區的互連表面，沉積或者生長矽化物金屬層210，用於降 低器件的接觸電阻，以提高器件的反應速率。且進行常規的後端矽化工藝，比如高溫退火加 固等等以穩固器件結構。如圖4M，在源、柵、漏等有源區形成接觸孔引出互連線211。如圖5所示，為本發明所述SONOS快閃記憶體單元所構成的存儲器陣列示意圖，將 圖5與圖4M相對應，其中C-C線為SONOS快閃記憶體單元陣列中的漏區連線，作為存儲器 的位線；A-A線為SONOS快閃記憶體單元陣列中的控制柵連線，作為存儲器的字線；B-B線 為SONOS快閃記憶體單元陣列的選擇柵連線，用於存儲器單元的選通；此外存儲器單元陣 列中的源區連線圖中未示出。下面結合本發明所述的SONOS快閃記憶體單元結構對其擦、寫以及讀取機製作進 一步介紹。此處為簡化說明，僅針對單個存儲器單元中的進行描述，與上述製造工藝相同， 所述存儲器單元的選通管以NMOS電晶體為例，。如圖6A所示，為SONOS快閃記憶體單元寫機制示意圖，本發明所述SONOS快快閃記憶體 儲器單元採用源極注入(source-side injection)機制進行存儲器的寫操作。具體操作如 下首先場效應電晶體的柵極也即存儲器單元的選擇柵被選中，選擇柵輸入低正電壓開啟電晶體(Vsg = 1. 2v)；然後控制柵輸入極高電平(Vcg = 6v-10v)，表示對該電晶體進 行寫操作；電晶體的P型襯底保持接地(Vb = Ov), N型漏區保持低電平(Vd = Ov-O. 6v)， 而N型源區接入高電平(Vs = 4v-6v)。由於電晶體已被開啟，連接源漏的溝道區形成導電 的溝道，因此在如果源漏之間存在電壓差便會產生電流。電子由低電平的漏區往高電平的 源區移動。當電子流在溝道靠近源區一側附近，由於控制柵Vcg與襯底Vb之間存在高電勢 差，電子在此處發生隧穿而躍遷至ONO層的電荷陷阱區。如圖6A中的圈內示意圖，電子在 ONO層的電荷陷阱區內聚集，從而完成該電晶體的寫入過程。如圖6B所示，為SONOS快閃記憶體單元擦機制示意圖，本發明所述SONOS快快閃記憶體 儲器單元採用能帶至能帶熱空穴注入(band to band hot hole)機制進行存儲器的擦操 作。具體過程如下在進行存儲器擦操作時，即去除ONO層的電荷陷阱區的聚集電荷，首先將選擇柵 電平置零(Vsg = Ov),使得源漏區之間不形成導通溝道。然後控制柵輸入負的極高電平 (Vcg = -5v至-IOv)，P型襯底依然接地(Vb = Ov), N型漏區的電平懸浮，N型源區輸入高 電平(Vs = 4v-7v)，因為源漏區之間不導電，所以不會產生新的電子流動，而N型漏區和控 制柵之間存在極大的電勢差(Vs > Vcg)，而控制柵本身不會產生載流子移動，襯底靠近源 區一側將產生熱空穴並隧穿躍遷至ONO層的電荷陷阱區。如圖6B中的圖內示意圖，熱空穴 將在ONO層的電荷陷阱區內與原先聚集的電子中和，從而完成該存儲器單元的擦除過程。在進行讀取操作時，只需要將電晶體的選擇柵以及控制柵置高電平，表示選中該 位存儲單元，P型襯底接地，N型源極置0，P型漏極加極小正電壓。如果ONO層的電荷陷 阱區內聚集有電子則必然在此處累積電勢，相當於形成電晶體的一個浮動柵極以導通晶體 管，所以只需測試電晶體是否導通，便可知此電晶體的ONO電荷陷阱區內是否存儲電荷。如 果存有電荷則視為1，未有電荷則視為0。上述具體實施例中，SONOS快閃記憶體單元雖然以NMOS電晶體為例，但在實際應 用中，同樣可以採用PMOS電晶體作為存儲器單元的選通管。這是本發明領域技術人員所容 易想到並具體實施的，由於原理以及工藝製程相同此處不再贅述。本發明雖然以較佳實施例公開如上，但其並不是用來限定權利要求，任何本領域 技術人員在不脫離本發明的精神和範圍內，都可以做出可能的變動和修改，因此本發明的 保護範圍應當以本發明權利要求所界定的範圍為準。
權利要求
一種SONOS快閃記憶體單元，其特徵在於，包括半導體襯底；在所述半導體襯底上形成的場效應電晶體；場效應電晶體的溝道連接源區和漏區，包括靠近漏區的第一溝道區以及靠近源區的第二溝道區；選擇柵，形成於所述第一溝道區的表面，依次包括柵介質層、柵電極以及柵電極上的矽化物薄膜層；氧化矽 氮化矽 氧化矽層，至少形成於第二溝道區表面；控制柵，形成於所述氧化矽 氮化矽 氧化矽層表面。
2.如權利要求1所述的SONOS快閃記憶體單元，其特徵在於，所述矽化物薄膜層表面還 形成有柵保護層，材料為氧化矽或氮化矽。
3.如權利要求1所述的SONOS快閃記憶體單元，其特徵在於，所述控制柵材料為多晶娃。
4.如權利要求1所述的SONOS快閃記憶體單元，其特徵在於，所述選擇柵以及控制柵的 外側還形成有隔離側壁。
5.一種SONOS快閃記憶體單元的形成方法，其特徵在於，包括 提供半導體襯底；在半導體襯底上依次形成柵介質層、柵電極、矽化物薄膜層，並刻蝕部分形成選擇柵； 在選擇柵的一側襯底上形成源區，且所述源區與選擇柵之間留有空隙； 至少在襯底上所述空隙的表面形成氧化矽_氮化矽_氧化矽層； 在所述氧化矽_氮化矽_氧化矽層表面形成控制柵； 在選擇柵的另一側襯底上形成漏區。
6.如權利要求5所述的一種SONOS快閃記憶體單元的形成方法，其特徵在於，所述形成 源區的具體步驟包括在選擇柵的兩側形成側壁； 在選擇柵一側的襯底上形成源區； 去除所述側壁。
7.如權利要求6所述的一種SONOS快閃記憶體單元的形成方法，其特徵在於，所述形成 側壁之前，先在選擇柵以及襯底表面形成保護層。
8.如權利要求6所述的一種SONOS快閃記憶體單元的形成方法，其特徵在於，所述側壁 材料氮化矽或氧化矽，所述保護層材料為氮化矽、氧化矽或其組合。
9.如權利要求8所述的一種SONOS快閃記憶體單元的形成方法，其特徵在於，採用選擇 性溼法刻蝕分步去除側壁以及保護層。
10.如權利要求5所述的一種SONOS快閃記憶體單元的形成方法，其特徵在於，所述氧 化矽_氮化矽_氧化矽層形成於選擇柵及其兩側襯底的表面。
11.如權利要求10所述的一種SONOS快閃記憶體單元的形成方法，其特徵在於。所述 控制柵材質為多晶矽，形成控制柵步驟包括在氧化矽_氮化矽_氧化矽層表面沉積多晶矽 層，採用掩膜刻蝕多晶矽層，所述掩膜覆蓋部分選擇柵及其一側形成有源區的襯底。
12.如權利要求5所述的一種SONOS快閃記憶體單元的形成方法，其特徵在於，還包括 進行後端矽化工藝，形成隔離側壁並進行退火穩固，製作接觸孔並引出互連線。
全文摘要
本發明提供了一種SONOS快閃記憶體單元及其形成方法，其中SONOS快閃記憶體單元包括半導體襯底；在所述半導體襯底上形成的場效應電晶體；場效應電晶體的溝道連接源區和漏區，包括靠近漏區的第一溝道區以及靠近源區的第二溝道區；選擇柵，形成於所述第一溝道區的表面，依次包括柵介質層、柵電極以及柵電極上的矽化物薄膜層；氧化矽-氮化矽-氧化矽層，至少形成於第二溝道區表面；控制柵，形成於所述氧化矽-氮化矽-氧化矽層表面。本發明所形成的SONOS快閃記憶體單元滿足了嵌入式系統的存儲器陣列對讀寫性能以及響應速率的需求，且與現有CMOS工藝相兼容，結構簡單，易於引出源區、漏區的互連線，便於布線集成形成存儲器陣列。
文檔編號H01L21/336GK101958326SQ20091005497
公開日2011年1月26日 申請日期2009年7月16日 優先權日2009年7月16日
發明者季明華, 詹奕鵬, 金起準 申請人:中芯國際集成電路製造(上海)有限公司