一種網絡處理器微引擎的多發射指令並行處理方法及裝置與流程
2023-06-05 20:45:31 1
本發明涉及網絡處理器技術，尤其涉及一種網絡處理器微引擎(ME，Micro Engine)的多發射指令並行處理方法與裝置。
背景技術：
為了滿足未來網絡發展的需要，提高路由器的性能，處於網際網路(Internet)骨幹位置的核心路由器進行了一個又一個的技術變革。尤其在高端路由器市場，網絡處理器以其傑出的報文處理性能及可編程性已經成為構成路由轉發引擎不可替代的部分。
在網絡處理器系統中，ME是網絡處理器的核心部件，負責根據微碼指令(Microcode Instructions)完成對報文的解析與處理。因此，微引擎的處理性能是網絡處理器的重要參數，決定了網絡處理器整體的性能表現。
現有的微引擎技術中，傳統的單發射指令流水線，每次只能處理一條指令，完成邏輯計算/跳轉/數據搬移中的一類操作，這就造成很多其他的執行單元處於空閒狀態，內核的資源沒有充分利用起來，即微引擎性能沒有最大化。
現有的多發射指令流水線，主要採用超長指令集技術。用戶在編寫微碼時，根據需求，儘量在一條超長指令中儘可能多將不同的可執行單元利用起來，提高指令並行性。這種方案最主要依靠在預編譯階段，由用戶來完成執行單元的並行使用，易增加用戶編程的複雜度，從而增加了人力成本。另外，超長指令的存儲需要更大的指令存儲器，增加了晶片成本。
技術實現要素：
為解決上述技術問題，本發明實施例提供了一種網絡處理器微引擎的多發射指令並行處理方法及裝置。
本發明實施例提供的網絡處理器微引擎的多發射指令並行處理方法包括：
對指令間的相關性進行判斷和標記，根據所述標記判斷是否並行發射指令；
當並行發射指令時，利用並行解碼單元對所述指令進行解析，得到各個指令的指令類型和源操作數的地址；
根據所述指令的源操作數的地址，在多埠內核寄存器中獲取源操作數；
根據所述指令的指令類型，為所述指令分配相應的可執行單元對所述源操作數進行處理；
將處理結果存儲至多埠內核寄存器中。
本發明實施例中，所述對指令間的相關性進行判斷和標記，包括：
判斷前後兩條指令的目的寄存器是否在同一個區域；
當前後兩條指令的目的寄存器不在同一個區域時，判斷前後兩條指令的目的寄存器是否存在數據冒險；
當前後兩條指令的目的寄存器不存在數據冒險時，判斷前後兩條指令的指令類型是否不同；
當前後兩條指令的指令類型不同時，判斷前一條指令是否為跳轉指令；
當前一條指令不是跳轉指令時，確定兩條指令不相關，並在後一條指令上置上不相關標記。
本發明實施例中，所述根據所述標記判斷是否並行發射指令，包括：
當所述後一條指令置有不相關標記時，一個線程並行發射前後兩條指令。
本發明實施例中，所述多埠內核寄存器按照線程分為兩組寄存器，每組寄存器包括4個寄存器單元；一條指令的兩個源操作數分別在兩個不同的寄存器單元中；一個線程的兩條指令的目的操作數分別在兩個不同的寄存器單元中；
所述多埠內核寄存器具有8個數據讀口和4個數據寫口，同時支持四條指令訪問，每條指令訪問兩個源操作數和一個目的操作數。
本發明實施例中，所述指令的指令類型大類分為邏輯計算類指令、數據上傳/下載類指令、跳轉類指令；每一指令類型大類中又包括多個指令小類；每個線程對應一組可執行單元，包括：邏輯計算類執行單元、數據上傳/下載類執行 單元、跳轉類執行單元；
所述根據所述指令的指令類型，為所述指令分配相應的可執行單元，包括：
當一個線程的兩條指令大類不一致時，將各組的指令分配到各自對應的可執行單元；
當一個線程的兩條指令大類一致且指令小類不一致時，根據以下三種情況處理：
指令大類屬邏輯計算類指令時，線程內分配各自的邏輯計算類執行單元；
指令大類屬上傳/下載類指令時，線程內分配各自的數據上傳/下載類執行單元；
其中一條指令屬跳轉類指令時，按約束分配各自的可執行單元。
本發明實施例提供的網絡處理器微引擎的多發射指令並行處理裝置包括：
編譯單元，用於對指令間的相關性進行判斷和標記，根據所述標記判斷是否並行發射指令；
並行解碼單元，用於當並行發射指令時，並行對所述指令進行解析，得到各個指令的指令類型和源操作數的地址；
讀取單元，用於根據所述指令的源操作數的地址，在多埠內核寄存器中獲取源操作數；
指令分配單元，用於根據所述指令的指令類型，為所述指令分配相應的可執行單元對所述源操作數進行處理；
寫入單元，用於將處理結果存儲至多埠內核寄存器中。
本發明實施例中，所述編譯單元，還用於判斷前後兩條指令的目的寄存器是否在同一個區域；當前後兩條指令的目的寄存器不在同一個區域時，判斷前後兩條指令的目的寄存器是否存在數據冒險；當前後兩條指令的目的寄存器不存在數據冒險時，判斷前後兩條指令的指令類型是否不同；當前後兩條指令的指令類型不同時，判斷前一條指令是否為跳轉指令；當前一條指令不是跳轉指令時，確定兩條指令不相關，並在後一條指令上置上不相關標記。
本發明實施例中，所述編譯單元，還用於當所述後一條指令置有不相關標 記時，一個線程並行發射前後兩條指令。
本發明實施例中，所述多埠內核寄存器按照線程分為兩組寄存器，每組寄存器包括4個寄存器單元；一條指令的兩個源操作數分別在兩個不同的寄存器單元中；一個線程的兩條指令的目的操作數分別在兩個不同的寄存器單元中；
所述多埠內核寄存器具有8個數據讀口和4個數據寫口，同時支持四條指令訪問，每條指令訪問兩個源操作數和一個目的操作數。
本發明實施例中，所述指令的指令類型大類分為邏輯計算類指令、數據上傳/下載類指令、跳轉類指令；每一指令類型大類中又包括多個指令小類；每個線程對應一組可執行單元，包括：邏輯計算類執行單元、數據上傳/下載類執行單元、跳轉類執行單元；
所述指令分配單元，還用於當一個線程的兩條指令大類不一致時，將各組的指令分配到各自對應的可執行單元；當一個線程的兩條指令大類一致且指令小類不一致時，根據以下三種情況處理：指令大類屬邏輯計算類指令時，線程內分配各自的邏輯計算類執行單元；指令大類屬上傳/下載類指令時，線程內分配各自的數據上傳/下載類執行單元；其中一條指令屬跳轉類指令時，按約束分配各自的可執行單元。
本發明實施例的技術方案中，首先通過編譯單元完成指令間相關性的判斷和標記，能夠降低微碼人員編程的複雜度；根據標記判斷是否並行發射指令；當並行發射指令時，利用並行解碼單元對所述指令進行解析，得到各個指令的指令類型和源操作數的地址，實現了多發射指令的並行解析；然後，根據所述指令的源操作數的地址，在多埠內核寄存器中獲取源操作數；根據所述指令的指令類型，為所述指令分配相應的可執行單元對所述源操作數進行處理；將處理結果存儲至多埠內核寄存器中。獨特的多端內核寄存器結構能夠很好的支持多條指令並行處理，並且分配相應的可執行單元也可對所述源操作數進行並行處理，極大的提升了微引擎的性能。
附圖說明
圖1為本發明實施例的網絡處理器微引擎的多發射指令並行處理方法的流程示意圖；
圖2為本發明實施例的多發射指令並行處理的原理圖；
圖3為本發明實施例的判斷和標記指令間相關性的流程圖；
圖4為本發明實施例的流水線讀取源操作數和回寫目的寄存器的流程圖；
圖5為本發明實施例的多埠內核寄存器的結構圖；
圖6為本發明實施例的流水線並行處理指令的流程圖；
圖7為本發明實施例的並行解碼單元和指令分配單元的結構圖；
圖8為本發明實施例的網絡處理器微引擎的多發射指令並行處理裝置的結構組成示意圖。
具體實施方式
本發明實施例的一種網絡處理器微引擎的多發射指令並行處理方法與裝置，通過編譯單元完成指令間相關性的判斷和標記；設計了獨特的多埠內核寄存器結構；採用並行解碼單元和可執行單元完成多發射指令的並行處理。為使本發明實施例的目的、技術方案和優點更加清楚明白，下文中將結合附圖對本發明實施例進行詳細說明。
圖1為本發明實施例的網絡處理器微引擎的多發射指令並行處理方法的流程示意圖，如圖1所示，所述網絡處理器微引擎的多發射指令並行處理方法包括以下步驟：
步驟101：對指令間的相關性進行判斷和標記，根據所述標記判斷是否並行發射指令。
本發明實施例中，所述指令間的相關性，包括：
一個線程前後兩條指令間是否存在數據冒險、是否共用源操作數、是否共用目的操作數、是否共用同一個可執行單元的情況，只要存在其中一種情況，那麼就判定前後兩條指令存在相關性，否則不存在相關性。前後指令是否存在 相關性，決定了這兩條指令在一個線程中是否可以被同時發射，並行執行。
本發明實施例支持同時調度兩個線程執行，即線程A和線程B。
編譯單元在編譯時，判斷前後兩條指令的相關性，當前後兩條指令不相關時，將指令的不相關標記置為有效。每個線程在調度時，根據不相關標記決定同時發射一條指令還是發射兩條指令。
通過利用指令間不相關性，可以最大程度上完成指令並行，發揮執行單元的功效，減少執行單元空閒造成的性能損失，從而提高ME整體性能。
在一實施方式中，所述對指令間的相關性進行判斷和標記，包括：
判斷前後兩條指令的目的寄存器是否在同一個區域；
當前後兩條指令的目的寄存器不在同一個區域時，判斷前後兩條指令的目的寄存器是否存在數據冒險；
當前後兩條指令的目的寄存器不存在數據冒險時，判斷前後兩條指令的指令類型是否不同；
當前後兩條指令的指令類型不同時，判斷前一條指令是否為跳轉指令；
當前一條指令不是跳轉指令時，確定兩條指令不相關，並在後一條指令上置上不相關標記。
本發明實施例中，所述根據所述標記判斷是否並行發射指令，包括：
當所述後一條指令置有不相關標記時，一個線程並行發射前後兩條指令。
步驟102：當並行發射指令時，利用並行解碼單元對所述指令進行解析，得到各個指令的指令類型和源操作數的地址。
參照圖2，指令進入流水線解碼級，進行指令解析201。
為支持同時最多4條指令處理，本發明實施例提供了4個並行的解碼單元。解碼單元對指令進行解碼，解析出指令類型。
本發明實施例中，所述指令類型包括：
指令大類分為邏輯計算類指令、數據上傳/下載類指令、跳轉類指令，每一指令大類中又包括多個指令小類，例如：邏輯計算類指令中包括加法運算、劍法運算、與或邏輯運算等，每個指令小類有自己單獨的指令編碼。本發明實施 例所述的指令類型主要是指每條指令的指令小類。
同時，並行解碼單元還解析出指令所需的源操作數在多埠內核寄存器中的地址。
步驟103：根據所述指令的源操作數的地址，在多埠內核寄存器中獲取源操作數。
如圖2所示，取得源操作數在多埠內核寄存器中的地址後，訪問多埠內核寄存器取得源操作數202。
為了支持最大四條指令同時被執行，考慮到源操作數/目的操作數的訪問，需要將多埠內核寄存器做成多埠的結構。本發明實施例的多埠內核寄存器提供8個數據讀口和4個數據寫口，可以同時支持四條指令訪問，每條指令可以訪問兩個源操作數和一個目的操作數。
本發明實施例中，所述多埠內核寄存器按照線程分為兩組寄存器，每組寄存器包括4個寄存器單元；一條指令的兩個源操作數分別在兩個不同的寄存器單元中；一個線程的兩條指令的目的操作數分別在兩個不同的寄存器單元中。
步驟104：根據所述指令的指令類型，為所述指令分配相應的可執行單元對所述源操作數進行處理。
如圖2所示，從多埠內核寄存器中取得源操作數後，指令分配單元開始根據指令類型進行可執行單元的分配，使處理性能最大化203。
本發明實施例中，所述可執行單元，包括：邏輯計算類執行單元、數據上傳/下載類執行單元、跳轉類執行單元。本發明實施例所述的這三類執行單元，對應的完成所述三大類指令的執行功能。本發明實施例提供兩組邏輯計算類執行單元、兩組數據上傳/下載類執行單元和兩組跳轉類執行單元。
本發明實施例所述的流水線最多有4條指令同時執行，指令分配單元根據各自的指令類型將指令分配到各自的可執行單元，並且保證相同類型的指令分配到不同組的可執行單元，不能產生資源衝突引發結構冒險。
本發明實施例中的指令類型大類分為邏輯計算類指令、數據上傳/下載類指令、跳轉類指令；每一指令類型大類中又包括多個指令小類；每個線程對應一 組可執行單元，包括：邏輯計算類執行單元、數據上傳/下載類執行單元、跳轉類執行單元；為此，所述根據所述指令的指令類型，為所述指令分配相應的可執行單元，包括：
當一個線程的兩條指令大類不一致時，將各組的指令分配到各自對應的可執行單元；
當一個線程的兩條指令大類一致且指令小類不一致時，根據以下三種情況處理：
指令大類屬邏輯計算類指令時，線程內分配各自的邏輯計算類執行單元；
指令大類屬上傳/下載類指令時，線程內分配各自的數據上傳/下載類執行單元；
其中一條指令屬跳轉類指令時，按約束分配各自的可執行單元。
步驟105：將處理結果存儲至多埠內核寄存器中。
如圖2所示，指令分配到各自的可執行單元並完成執行，執行後的處理結果需要回寫到指定的目的寄存器，如果是跳轉類指令那麼將從指令存儲器中重新取址204。
本發明實施例的內核寄存器提供4個數據寫口，最多支持4條指令完成數據回寫。操作結果回寫後，一條指令也就處理完畢。
編譯單元在編譯時，判斷前後兩條指令的相關性，相關標記決定了一個線程可以同時發射一條指令還是發射兩條指令。圖3為本發明實施例的判斷和標記指令間相關性的流程圖，該流程包括以下步驟：
步驟301：判斷前後兩條指令的目的寄存器是否在同一個區域。
一具體實施例中，所述同一個區域，主要是：
多埠內核寄存器可以為每個線程提供32個寄存器，編號依次為寄存器0到寄存器31，每個寄存器空間為4位元組。將其中的寄存器0到寄存器15分為一個區域，寄存器16到寄存器31分為另外一個區域。
如果前後兩條指令的目的寄存器在同一個區域，那麼就判定為前後指令相關，如圖3所示，不符合條件，編譯單元放棄置不相關標記。如果前後兩條指 令的目的寄存器不在同一個區域，那麼就繼續進行步驟302的判定。
步驟302：判斷前後兩條指令的目的寄存器是否存在數據冒險。
一具體實施例中，所述數據冒險，主要是：後一條指令的源操作數寄存器是否為前一條指令的目的寄存器。
如果前後兩條指令存在數據冒險，那麼就判定為前後指令相關，如圖3所示，不符合條件，編譯單元放棄置不相關標記。如果前後兩條指令不存在數據冒險，那麼就繼續進行步驟303的判定。
步驟303：判斷前後兩條指令的指令類型是否不同，不使用同一個可執行單元。
這裡判斷的指令類型除跳轉類指令外，都是指令小類，如果前後兩條指令小類相同，那麼就判定為前後指令相關，如果同屬跳轉類指令，那麼只需判斷指令大類，就判定為前後指令相關，如圖3所示，不符合條件，編譯單元放棄置不相關標記。如果前後兩條指令類型不同，至此，就判定前後兩條指令不相關，在後一條指令中置上不相關標記。
步驟304：判斷前一條指令是否為跳轉指令。
步驟305：如果前一條指令為跳轉指令，那麼就判定為前後指令相關，不符合條件，編譯單元放棄置不相關標記。
步驟306：如果前一條指令不為跳轉指令，就判定前後兩條指令不相關，在後一條指令中置上不相關標記。
本發明實施例中，指令需要訪問多埠內核寄存器取得源操作數和回寫目的寄存器，圖4為本發明實施例的流水線讀取源操作數和回寫目的寄存器的流程圖，該流程包括以下步驟：
步驟401：按線程分配，將多埠內核寄存器分為兩組。
如圖5所示，本發明實施例的多埠內核寄存器模塊分為兩組，分別為線程A和線程B一組寄存器，每組寄存器提供4個寄存器單元。
一具體實施例中，所述線程A的4個寄存器單元，包括：一組寄存器0到寄存器15為寄存器單元0，另一組寄存器0到寄存器15為寄存器單元2；一組 寄存器16到寄存器31為寄存器單元1，另一組寄存器16到寄存器31為寄存器單元3。線程B的4個寄存器單元劃分規則和線程A相同，分別為寄存器單元4、5、6、7。
步驟402：組內，根據約束和指令讀取源操作數。
按約束規定，一條指令的兩個源操作數儘量分別使用兩個區域中的操作數，即一個在寄存器0到寄存器15中，另一個在寄存器16到寄存器31中。
如圖5所示，讀埠0和讀埠1提供給指令0完成源操作數的讀取，依次類推，讀埠2和讀埠3提供給指令1，讀埠4和讀埠5提供給指令2，讀埠6和讀埠7提供給指令3，這樣一條指令就可以訪問全部的32個寄存器，也可以取得兩個不同的操作數，同時可以充分的利用內核寄存器讀口，最大支持四條指令同時訪問多埠內核寄存器。
步驟403：組內，根據約束和指令將操作結果回寫到目的寄存器。
按約束規定，一個線程的兩條指令的目的寄存器也分別使用兩個區域中的寄存器。
如圖5所示，寫埠0提供給指令0，完成操作數結果到目的寄存器的回寫，依次類推，寫埠1提供給指令1，寫埠2提供給指令2，寫埠3提供給指令3，這樣就可以充分的利用內核寄存器寫口，最大支持四條指令同時訪問內核寄存器。
圖6為本發明實施例的流水線並行處理指令的流程圖，該流程包括以下步驟：
步驟601：指令並行解碼，解析出指令類型。
如圖7所示，4個解碼單元分析對4條指令進行解碼，解析出各自的指令類型。本專利所述實施例所述的三類指令類型，邏輯計算類指令、數據上傳/下載類指令、跳轉類指令。
步驟602：根據指令類型，對可執行單元進行分組。
如圖7所示，本發明實施例提供兩組邏輯計算類執行單元、兩組數據上傳/下載類執行單元和兩組跳轉類執行單元，為線程A和B分別提供一組邏輯計算 類執行單元、數據上傳/下載類執行單元和跳轉類執行單元。
這裡主要分類的規則，主要是針對一個線程的兩條指令大類一樣而指令小類不一致的情況，如果前後兩條指令的指令大類不一致，那麼只需要將各組的指令分配到各自對應的可執行單元即可，不會產生衝突。
兩條指令大類一樣而指令小類不一致時，分三種情況，具體地如下：
第一種情況：指令大類屬邏輯計算類指令，小類不一致，線程內分配各自的計算單元。
一個線程的兩條指令如果都是邏輯計算類指令，由於編譯單元的約束，這兩條指令小類不一致，所以只需要將一個線程根據指令類型分配到各自所需的計算單元即可。
第二種情況：指令大類屬上傳/下載類指令，小類不一致，線程內分配各自的數據上傳/下載單元。
一個線程的兩條指令如果都是指令大類屬上傳/下載類指令，由於編譯單元的約束，這兩條指令小類不一致，所以只需要將根據指令類型分配到各自所需的計算單元即可。
第三種情況：其中一條指令屬跳轉類指令，按約束分配各自的執行單元。
按照編譯單元約束，如果前一條為跳轉指令，這時一個線程只發射一條指令，那麼只給這條指令分配跳轉執行單元。如果後一條為跳轉指令，那麼根據類型，各自分配執行單元。
步驟603：指令分配單元完成可執行單元的有效分配。
圖8為本發明實施例的網絡處理器微引擎的多發射指令並行處理裝置的結構組成示意圖，如圖8所示，所述網絡處理器微引擎的多發射指令並行處理裝置包括：
編譯單元81，用於對指令間的相關性進行判斷和標記，根據所述標記判斷是否並行發射指令；
並行解碼單元82，用於當並行發射指令時，並行對所述指令進行解析，得到各個指令的指令類型和源操作數的地址；
讀取單元83，用於根據所述指令的源操作數的地址，在多埠內核寄存器中獲取源操作數；
指令分配單元84，用於根據所述指令的指令類型，為所述指令分配相應的可執行單元對所述源操作數進行處理；
寫入單元85，用於將處理結果存儲至多埠內核寄存器中。
所述編譯單元81，還用於判斷前後兩條指令的目的寄存器是否在同一個區域；當前後兩條指令的目的寄存器不在同一個區域時，判斷前後兩條指令的目的寄存器是否存在數據冒險；當前後兩條指令的目的寄存器不存在數據冒險時，判斷前後兩條指令的指令類型是否不同；當前後兩條指令的指令類型不同時，判斷前一條指令是否為跳轉指令；當前一條指令不是跳轉指令時，確定兩條指令不相關，並在後一條指令上置上不相關標記。
所述編譯單元81，還用於當所述後一條指令置有不相關標記時，一個線程並行發射前後兩條指令。
所述多埠內核寄存器按照線程分為兩組寄存器，每組寄存器包括4個寄存器單元；一條指令的兩個源操作數分別在兩個不同的寄存器單元中；一個線程的兩條指令的目的操作數分別在兩個不同的寄存器單元中；
所述多埠內核寄存器具有8個數據讀口和4個數據寫口，同時支持四條指令訪問，每條指令訪問兩個源操作數和一個目的操作數。
所述指令的指令類型大類分為邏輯計算類指令、數據上傳/下載類指令、跳轉類指令；每一指令類型大類中又包括多個指令小類；每個線程對應一組可執行單元，包括：邏輯計算類執行單元、數據上傳/下載類執行單元、跳轉類執行單元；
所述指令分配單元84，還用於當一個線程的兩條指令大類不一致時，將各組的指令分配到各自對應的可執行單元；當一個線程的兩條指令大類一致且指令小類不一致時，根據以下三種情況處理：指令大類屬邏輯計算類指令時，線程內分配各自的邏輯計算類執行單元；指令大類屬上傳/下載類指令時，線程內分配各自的數據上傳/下載類執行單元；其中一條指令屬跳轉類指令時，按約束 分配各自的可執行單元。
本領域技術人員應當理解，圖8所示的網絡處理器微引擎的多發射指令並行處理裝置中的各單元的實現功能可參照前述網絡處理器微引擎的多發射指令並行處理方法的相關描述而理解。
本發明上述實施例所述的一種網絡處理器微引擎的多發射指令並行處理方法與裝置，通過編譯單元完成指令間相關性的判斷和標記；設計了獨特的支持多埠訪問的內核寄存器結構；採用並行解碼單元和指令分配單元完成多發射指令的並行處理。本發明實施例首先通過編譯單元完成指令間相關性的判斷和標記能夠降低微碼軟體人員編程的複雜度；此外，獨特的多埠訪問的內核寄存器結構能夠很好的支持多條指令並行處理；並行解碼單元和指令分配單元實現了多發射指令的並行處理，方案實現相對簡單，極大的提升了微引擎的性能。
上述各單元可以由電子設備中的中央處理器(Central Processing Unit，CPU)、數位訊號處理器(Digital Signal Processor，DSP)或可編程邏輯陣列(Field－Programmable Gate Array，FPGA)實現。
本領域內的技術人員應明白，本發明的實施例可提供為方法、系統、或電腦程式產品。因此，本發明可採用硬體實施例、軟體實施例、或結合軟體和硬體方面的實施例的形式。而且，本發明可採用在一個或多個其中包含有計算機可用程序代碼的計算機可用存儲介質(包括但不限於磁碟存儲器和光學存儲器等)上實施的電腦程式產品的形式。
本發明是參照根據本發明實施例的方法、設備(系統)、和電腦程式產品的流程圖和/或方框圖來描述的。應理解可由電腦程式指令實現流程圖和/或方框圖中的每一流程和/或方框、以及流程圖和/或方框圖中的流程和/或方框的結合。可提供這些電腦程式指令到通用計算機、專用計算機、嵌入式處理機或其他可編程數據處理設備的處理器以產生一個機器，使得通過計算機或其他可編程數據處理設備的處理器執行的指令產生用於實現在流程圖一個流程或多個流程和/或方框圖一個方框或多個方框中指定的功能的裝置。
這些電腦程式指令也可存儲在能引導計算機或其他可編程數據處理設備 以特定方式工作的計算機可讀存儲器中，使得存儲在該計算機可讀存儲器中的指令產生包括指令裝置的製造品，該指令裝置實現在流程圖一個流程或多個流程和/或方框圖一個方框或多個方框中指定的功能。
這些電腦程式指令也可裝載到計算機或其他可編程數據處理設備上，使得在計算機或其他可編程設備上執行一系列操作步驟以產生計算機實現的處理，從而在計算機或其他可編程設備上執行的指令提供用於實現在流程圖一個流程或多個流程和/或方框圖一個方框或多個方框中指定的功能的步驟。
以上所述，僅為本發明的較佳實施例而已，並非用於限定本發明的保護範圍。