具有多層垂直栓塞結構的集成電路及其製造方法

2023-05-28 09:59:31

具有多層垂直栓塞結構的集成電路及其製造方法
【專利摘要】本發明公開了一種具有厚度增長的終止層的多層垂直栓塞結構的集成電路及其製造方法。本發明的方法是利用集成電路包括具有多個導電層與多個介電層交錯相疊的疊層件，以形成夾層連接件從一連接件表面延伸至對應的導電層。本發明的方法是形成著落區於疊層件中的多個導電層上。著落區並未完全覆蓋疊層件中的導電層。本發明的方法是形成刻蝕終止層於對應的著落區上。刻蝕終止層的厚度與著落區的深度相互關聯。本發明的方法是以一介電填充材料填充著落區及刻蝕終止層。本發明的方法是利用一圖案化刻蝕工藝，形成多個通孔延伸穿過介電填充材料及刻蝕終止層至多個導電層中的著落區。
【專利說明】具有多層垂直栓塞結構的集成電路及其製造方法
【技術領域】
[0001]本發明是有關於一種高密度集成電路裝置，特別是有關於一種具有增長厚度的多個終止層的一多層垂直栓塞結構的集成電路及其製造方法。
【背景技術】
[0002]在三維(3D)層疊存儲器裝置中，多層的垂直栓塞被用於成對的多層存儲器單元中以進行電路解碼。3D層疊存儲器裝置中Z方向的解碼(Z解碼)為一挑戰。而3D層疊存儲器裝置中例如以著落於多層中的垂直向栓塞等方法來進行Z解碼是直接易懂的。然而，因為頂層與底層間的深度差可能會大於幾百至幾千納米，使得此類方法當層數增加時會減少工藝窗口。
[0003]本發明欲提供一製造方法用於3D層疊存儲器裝置中的Z解碼，使得相對於已知技術可更加放大工藝窗口。

【發明內容】

[0004]本發明提供一種集成電路裝置的製造方法，該集成電路裝置包括具有多個導電層與多個介電層交疊的一疊層件。本發明的方法是用於形成夾層連接件，並從一連接件表面延伸至對應的多個導電層。本發明的方法包括形成著落區於疊層件中的多個導電層上，其中著落區並未完全覆蓋疊層件中的導電層。本發明的方法形成刻蝕終止層於對應的著落區上。刻蝕終止層的厚度將與對應的著落區的深度相互關聯。本發明的方法是以一介電填充材料填充著落區及刻蝕終止層。利用一圖案化刻蝕工藝，本發明的方法是形成多個通孔延伸穿過介電填充材料及刻蝕終止層至多個導電層中的著落區。
[0005]本發明是其他層面及長處可通過閱讀本文後述的圖式、詳細說明、及隨附的權利要求範圍而揭示之。
【專利附圖】

【附圖說明】
[0006]圖1繪示一實施例的簡化剖面圖，其中一集成電路裝置具有位於一矽襯底上的一
置層件。
[0007]圖2至圖12繪示一第一工藝中形成具有三層刻蝕終止層的內層連接件的方法。
[0008]圖13至圖20繪示一第二工藝中形成具有雙層刻蝕終止層的內層連接件的方法。
[0009]圖21至圖32繪示一第三工藝中形成具有層層相疊的結構及多層刻蝕終止層的內層連接件的方法。
[0010]【主要元件符號說明】
[0011]100:集成電路裝置
[0012]110:矽 襯底
[0013]120:絕緣區
[0014]130:疊層件[0015]140:介電層
[0016]150:導電層
[0017]160:邊緣多晶矽柵極
[0018]210、2110:第一組掩模區
[0019]220、2120:第一間隔開放刻蝕區
[0020]310-320、630-640、950-980、1430-1440、1750-1780、2210-2220、2530、2840、3150:
著落區
[0021]315、2215:第一對
[0022]410、710、1010、1510、1810、2310、2610、2910、3210:刻蝕終止材料
[0023]510、1310、2410:第二組掩模區
[0024]520,1320,2420:第二間隔開放刻蝕區
[0025]625、1425、2525:第二對
[0026]635、1435、 2835:第三對
[0027]810、1610、2710:第三組掩模區
[0028]820,1620,2720:第三組間隔開放刻蝕區
[0029]945、1745、3145:第四對
[0030]955、1755:第五對
[0031]965、1765:第六對
[0032]975、1775:第七對
[0033]1100、1900:介電填充材料
[0034]1110、1910:掩模區
[0035]1120、1920:間隔開放刻蝕區
[0036]1210a-h、2010a_h:介電結構
[0037]1220a-h、2020a_h:通孔
[0038]1230a-h、2030a_h:刻蝕終止層
[0039]1250,2050:連接件表面
[0040]3010:第四組掩模區
[0041]3020:第四組間隔開放刻蝕區
【具體實施方式】
[0042]以下將詳細描述本發明提供的實施例並配合圖式圖1至圖32作說明。
[0043]圖1繪示一實施例的簡化剖面圖，其中一集成電路裝置100具有位於一矽襯底110上的一疊層件130。疊層件130包括多個導電層150與多個介電層140相互交疊設置。一絕緣區120將疊層件130與一陣列邊緣區分離，且陣列邊緣區包括一邊緣多晶矽柵極160。
[0044]於本實施例中，於疊層件130中有8對的介電層140及導電層150。介電層140可為氧化物、氮化物、氮氧化物、矽酸鹽、或其他。其中低介電常數(low-k)的材料的介電常數小於二氧化矽為佳，例如是SiCH0x。高介電常數(high-k)的材料其介電常數大於二氧化矽，如Η--χ、Η--Ν、氧化鋁(AlOx)、氧化釕(RuOx)、氧化鈦(TiOx)等均包括在內。
[0045]導電層150可為導電的半導體，包括:重摻雜多晶矽，如摻雜物為砷(As)、磷(P)、硼(B);矽化物，包括矽化鈦(TiSi)、矽化鈷(CoSi);氧化半導體，包括InZnO、InGaZnO ;以及半導體及矽化物的組合。導電層150亦可為金屬、導電的化合物、或者鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鈷(Co)、(Ni)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鋁鉭(TaAlN)及其他材料的組合。
[0046]以下將描述形成夾層連接件(垂直栓塞)並且從一連接件表面延伸至對應的多個導電層的三種工藝。增加厚度的刻蝕終止層被用於此工藝之中，並且通常包括刻蝕終止材料例如是氮化矽(SiN)可抵抗垂直栓塞的刻蝕。本發明的方法提供較厚的刻蝕終止層於較短的夾層連接件，以及一較薄的刻蝕終止層於較長的夾層連接件中。各個工藝均以繪示於圖1中的集成電路裝置100為基礎。集成電路裝置100是以本發明的一種類似的集成電路裝置作為實施例所繪示而成，然亦可能使用其他集成電路裝置。
[0047]圖2至圖12繪示於第一工藝中，以層狀結構形成夾層連接件的方法。三層刻蝕終止層包括具有三種厚度的刻蝕終止層。三種厚度的第一厚度通過刻蝕終止材料的一層遞增沉積形成。第二厚度通過刻蝕終止材料的兩層遞增沉積形成，因此厚度約等於第一厚度的兩倍。第三厚度通過刻蝕終止材料的三層遞增沉積形成，因此厚度約等於第一厚度的三倍。因此，一刻蝕層可由刻蝕終止材料的一、二或三層遞增沉積組合而成。圖2繪示一第一刻蝕掩模形成於如圖1繪示的集成電路裝置100之上。第一刻蝕掩模包括一第一組掩模區210以及一第一組間隔開放刻蝕區220分別對應至位於交疊的介電層140及導電層150上選定的著落區(landing areas)的位置。其中選定的著落區將於下文中更加清楚描述之。
[0048]圖3繪示利用第一刻蝕掩模刻蝕交疊的介電層140及導電層150後的結果。參考圖3，本發明的方法是移除部份交疊的介電層140及導電層150以形成著落區310、320於多個導電層150上(圖2)。著落區310、320並未完全覆蓋疊層件130中的導電層。位於疊層件130的頂部的介電層140及導電層150的一第一對315 (圖1)被刻蝕以形成著落區310、320，並位於第一間隔開放刻蝕區220 (圖2)的下方。第一刻蝕掩模在形成著落區310、320之後從集成電路裝置100上被移除。
[0049]請參考圖4，本發明的方法是形成刻蝕終止層410的一第一遞增沉積於著落區310、320之上。本發明形成刻蝕終止層的更多的遞增沉積的方法將描述於後文。刻蝕終止層的厚度將與著落區的深度相互關聯。
[0050]刻蝕終止層的使用材料具有在選定的刻蝕工藝中的刻蝕速度小於介電填充材料的刻蝕速度的特徵，並且當到達用於形成最深處的著落區刻蝕終止層時，至少殘留部分的刻蝕終止層於較淺的著落區的開口。舉例來說，氮化矽通常被用作一刻蝕終止材料，並利用一刻蝕工藝例如是幹法刻蝕，以形成穿過氧化矽材料的通孔。一貫穿刻蝕可用於移除於通孔底部的刻蝕終止層，完成著落區的通孔。
[0051]圖5繪示一第二刻蝕掩模形成於刻蝕終止材料410的第一遞增沉積之上。第二刻蝕掩模包括一第二組掩模區510以及一第二組間隔開放刻蝕區520，位於交錯的介電層140以及導電層150之上。
[0052]圖6繪示應用第二刻蝕掩模於交錯的介電層140及導電層150上的結果。請參考圖6，本發明的方法可移除刻蝕終止材料410的部份第一遞增沉積，以及部份的交錯的介電層140及導電層150以形成著落區630、640於多個導電層150之上。著落區630、640並未完全覆蓋疊層件130中的導電層。位於疊層件130中的介電層140及導電層150的一第二對625及一第三對635個別地被刻蝕以形成著落區630、640，並形成於第二間隔開放刻蝕區520的下方。第二刻蝕掩模在形成著落區630、640之後被移除。
[0053]參考圖7，本發明的方法是形成刻蝕終止材料710的一第二遞增沉積於著落區310,320,630及640之上。由於刻蝕終止材料410的第一遞增沉積已形成於著落區310、320之上，因此是形成兩層的刻蝕終止材料的遞增沉積於著落區310、320之上，並且是形成一層的刻蝕終止材料的遞增沉積於著落區630、640之上。
[0054]圖8繪示一第三刻蝕掩模被形成於刻蝕終止材料710的第二遞增沉積之上。第三刻蝕掩模包括一第三組掩模區810以及用以形成著落區的一第三組間隔開放刻蝕區820位於交錯的介電層140以及導電層150之上。
[0055]圖9繪示應用第三刻蝕掩模於交錯的介電層140及導電層150上的結果。請參考圖9，此方法可移除刻蝕終止材料410的部份第一遞增沉積、刻蝕終止材料710的部份第二遞增沉積、以及部份的交錯的介電層140及導電層150以形成著落區950、960、970、及980於多個導電層150之上。著落區950、960、970、及980並未完全覆蓋疊層件130中的導電層。位於疊層件130中的介電層140及導電層150的一第四對945、一第五對955、一第六對965及一第七對975，個別地被刻蝕以形成著落區950、960、970、及980位於第三組間隔開放刻蝕區820的下方。第三刻蝕掩模在形成著落區950、960、970、及980之後被移除。
[0056]請參考圖10，形成方法刻蝕終止材料1010的一第三遞增沉積於著落區310、320、630、64、及950-980之上。由於刻蝕終止材料410的第一遞增沉積已形成於著落區310、320之上，並且刻蝕終止材料710的第二遞增沉積已形成於著落區310、320及630、640之上，因此是形成三層的刻蝕終止材料其中的遞增沉積於著落區310、320之上；形成兩層的刻蝕終止材料其中的遞增沉積於著落區630、640之上；形成一層的刻蝕終止材料其中的遞增沉積於著落區950-980之上。
[0057]請參考圖11，本發明的方法是以一介電填充材料1100填充著落區310、320、630、64、及950-980,並取形成一接觸開口(contact opening, CO)刻蝕掩模於介電填充材料1100之上。CO刻蝕掩模包括一組掩模區1110以及一組間隔開放刻蝕區1120用以形成著落區於交錯的介電層140以及導電層150之上。
[0058]請參考圖12，本發明的方法是利用一圖案化刻蝕工藝通過CO刻蝕掩模以形成多個通孔1220a-1220h延伸穿過介電填充材料1100以及刻蝕終止層到達多個導電層150中的著落區310、320、630、64、及950-980 (圖3、圖6、圖9)。圖案化刻蝕工藝包括形成開口向下至刻蝕終止層，接著將開口向下挖以貫穿刻蝕終止層以暴露著落區。
[0059]接著，本發明的方法可通過以導電材料填充通孔1220a_1220h至連接件表面1250的高度以形成夾層連接件。一平面化的工藝可施用於多個填充通孔以平面化連接件表面1250。因此夾層連接件會從連接件表面1250延伸形成至對應的導電層。本發明的方法可接著形成圖案化導電線(未圖示)於連接件表面的頂端上，並且連接至對應的夾層連接件。圖案化導電線可為位線連接至三維層疊存儲器裝置中的一平面解碼器。
[0060]如本文中所描述，為移除部份的交錯的介電層及導電層以形成著落區於層疊130的多個導電層上，本發明的方法利用一組N個刻蝕掩模，其2N_2小於W且2n大於或等於W，其中W為導電層的數目。舉例來說，參考圖1-圖12，其中N = 3且W = 8。因此，本發明的方法是利用一組三層刻蝕掩模，其2N = 8相等於W。刻蝕掩模具有掩模區及間隔開放刻蝕區對應至選定的著落區，如圖2、圖5、圖8所示。
[0061]如本文中所描述，對應各個第η個刻蝕掩模(其中η的範圍介於I至N)，本發明的方法是刻蝕最多2η-1層或著落區的一半層數的導電層，因此位於多個導電層上的著落區會通過不同組合的刻蝕掩模而暴露。舉例來說，當第η個刻蝕掩模的η = 1，本發明的方法會刻蝕一層導電層(21-1 = 20 = I)，如圖3所示。當第η個刻蝕掩模的η = 2，本發明的方法會刻蝕兩層導電層(22-1 = 21 = 2)，如圖6所示。當第η個刻蝕掩模的η = 3，本發明的方法會刻蝕四層導電層(23-1 = 22 = 4)，如圖9所示。在各個例子中，本發明的方法會刻蝕最多四層或八個著落區的一半的層數。
[0062]如文中所描述，在利用N個刻蝕掩模的各個刻蝕掩模進行刻蝕之後，本發明的方法會形成一層的刻蝕終止材料，且該層在每個刻蝕掩模進行刻蝕之後(和利用下一個刻蝕掩模進行刻蝕之前)是於著落區上形成刻蝕終止層，接著進行下一個刻蝕掩模的刻蝕步驟。舉例來說，在通過包含如圖2所示的掩模區210及開放刻蝕區220的第一刻蝕掩模進行刻蝕後；且在利用其他掩模，例如是包含如圖5所示的掩模區510及開放刻蝕區520的第二刻蝕掩模，進行刻蝕之前，本發明的方法會形成一層的刻蝕終止材料410於著落區上。另外舉例來說，在通過包含如圖5所示的掩模區510及開放刻蝕區520的第二刻蝕掩模進行亥丨J蝕後；且在利用其他掩模，例如是包含如圖8所示的掩模區810及開放刻蝕區820的第三刻蝕掩模，進行刻蝕之前，本發明的方法會形成終止材料710的一第二遞增沉積刻蝕於著落區上。
[0063]圖13至圖20繪示於第二工藝中，一種形成具有雙刻蝕終止層的夾層連接件的方法。雙層刻蝕終止層包括兩種厚度的刻蝕終止層，兩種厚度的一第一厚度是由一層刻蝕終止材料的遞增沉積所形成。兩種厚度的一第二厚度是由兩層刻蝕終止材料的遞增沉積所形成，也因此約為第一厚度的兩倍。因此一刻蝕層可由一或二層刻蝕終止材料的遞增沉積的組合形成。於第二工藝中的夾層連接件由一連接件表面延伸至各個多個導電層。第二工藝是部分地以圖1-圖3繪示的集成電路裝置100為基礎，圖13至圖20繪示的第二工藝則為接續圖3的圖例。
[0064]圖13繪示一第二刻蝕掩模形成於著落區310、320之上。第二刻蝕掩模包括用於形成著落區的一第二組掩模區1310及一第二組間隔開放刻蝕區1320於交錯的介電層140及導電層150上。位於疊層件130的頂端的介電層140及導電層150(圖1)的一第一對315被刻蝕貫穿以形成著落區310、320(圖3)。
[0065]圖14繪示應用第二刻蝕掩模於交錯的介電層140及導電層150上的結果。參考圖14，本發明的方法可移除部份的交錯的介電層140及導電層150以形成著落區1430、1440於多個導電層150之上。著落區1430、1440並未完全覆蓋疊層件130中的導電層。位於疊層件130的介電層140及導電層150的一第二對1425及一第三對1435被刻蝕貫穿以個別形成著落區1430、1440位於第二間隔開放刻蝕區1320的下方。第二刻蝕掩模在形成著落區1430、1440之後被移除。
[0066]參考圖15，本發明的方法是形成刻蝕終止材料1510的一第一遞增沉積於著落區310、320、1430、及1440之上。於第一工藝中，為二層刻蝕終止材料的遞增沉積形成於著落區310、320之上，且一層刻蝕終止材料的遞增沉積是形成於著落區630、640之上(圖7)。比較之下，於第二工藝中為一層刻蝕終止材料的遞增沉積形成於著落區310、320、1430、及1440之上。
[0067]圖16繪示一第三刻蝕掩模被形成於刻蝕終止材料1510的第一遞增沉積上。第三刻蝕掩模包括一第三組掩模區1610以及用以形成著落區的一第三組間隔開放刻蝕區1620，位於交錯的介電層140以及導電層150之上。
[0068]圖17繪示應用第三刻蝕掩模於交錯的介電層140及導電層150上的結果。參考圖17，本發明的方法可移除刻蝕終止材料1510的部份第一遞增沉積以及部份的交錯的介電層140及導電層150，以形成著落區1750、1760、1770、及1780於多個導電層150之上。著落區1750、1760、1770、及1780並未完全覆蓋疊層件130中的導電層。位於疊層件130中的介電層140及導電層150的一第四對1745、一第五對1755、一第六對1765及一第七對1775，個別地被刻蝕貫穿以形成著落區1750、1760、1770、及1780位於第三組間隔開放刻蝕區1620的下方。第三刻蝕掩模在形成著落區1750、1760、1770、及1780之後被移除。
[0069]請參考圖18，本發明的方法形成刻蝕終止材料1810的一第二遞增沉積於著落區310、320、1430、1440、及1750-1780之上，由於刻蝕終止材料1510的第一遞增沉積已形成於著落區310、320、1430、1440、及1750-1780之上，所以二層刻蝕終止材料的遞增沉積形成於著落區310、320之上；二層刻蝕終止材料其中的遞增沉積形成於著落區1430、1440之上；以及一層刻蝕終止材料的遞增沉積形成於著落區1750-1780之上。
[0070]請參考圖19，本發明的方法是以一介電填充材料1900填充著落區310、320、1430、1440、及1750-1780，並且形成一接觸開口(contact opening, CO)刻蝕掩模於介電填充材料1900上。CO刻蝕掩模包括一組掩模區1910以及一組間隔開放刻蝕區1920用以形成著落區位於交錯的介電層140以及導電層150之上。
[0071]請參考圖20，本發明的方法是利用一圖案化刻蝕工藝通過CO刻蝕掩模以形成多個通孔2020a-2020h延伸穿過介電填充材料1900及刻蝕終止層到達多個導電層150中的著落區310、320、1430、1440、及1750-1780(圖3、圖14、圖17)。圖案化刻蝕工藝包括先形成一開口向下至刻蝕終止層，接著將開口向下挖以貫穿刻蝕終止層以暴露著落區。
[0072]接著，本發明的方法是通過導電材料填充通孔2020a_2020h至連接件表面2050的高度以形成夾層連接件。一平面化的工藝可施用於多個填充通孔以平面化連接件表面2050。因此夾層連接件會從連接件表面2050延伸至對應的導電層。本發明的方法可接著形成圖案化導電線(未圖示)於連接件表面的頂端上，並且連接至對應的夾層連接件。圖案化導電線可為位線連接至三維層疊存儲器裝置中的一平面解碼器。
[0073]如本文中所描述，為移除部份的交錯的介電層及導電層以形成著落區於疊層件130的多個導電層中本發明的方法利用一組第N刻蝕掩模，其2n_2小於W且2n大於或等於W，其中W為導電層的數目。舉例來說，參考圖1至圖3及圖13至圖20，在第二工藝中，N =3且W = 8。因此，本發明的方法是利用一組三刻蝕掩模，其2N = 8相等於W。刻蝕掩模具有掩模區及間隔開放刻蝕區對應至選定的著落區，如圖2、圖13、圖16所示。
[0074]如本文中所描述，對應各個第η刻蝕掩模(其中η的範圍介於I至N)，本發明的方法是刻蝕最多2η-1層或著落區的一半層數的導電層，因此位於多個導電層上的著落區會通過不同組合的刻蝕掩模而暴露。舉例來說，當第η刻蝕掩模的η = 1，本發明的方法會刻蝕一層導電層(2^ = 2°= 1)，如圖3所示。當第η刻蝕掩模的η = 2，本發明的方法會刻蝕二層導電層(22—1 = 21 = 2)，如圖14所示。當第η刻蝕掩模的η = 3，本發明的方法會刻蝕四層導電層(23—1 = 22 = 4)，如圖17所示。在各個例子中，本發明的方法會刻蝕最多四層或八個著落區的一半的層數。
[0075]如本文中所描述，在利用至少二刻蝕掩模進行刻蝕之後，本發明的方法會形成一層的刻蝕終止材料，且該層在利用其他刻蝕掩模進行刻蝕之前位於著落區上。舉例來說，在通過包含如圖2所示的掩模區210及開放刻蝕區220的第一刻蝕掩模，及包含如圖13所示的掩模區1310及開放刻蝕區1320的第二刻蝕掩模進行刻蝕後；且在利用其他掩模，例如是包含如圖16所示的掩模區1610及開放刻蝕區1620的第三刻蝕掩模，進行刻蝕之前，本發明的方法會形成刻蝕終止材料1510的一第一遞增沉積於著落區上。
[0076]於第三工藝中，圖21至圖32繪示一種形成具有層層相疊的結構及多層刻蝕終止層的夾層連接件的方法。多層刻蝕終止層包括多種厚度的刻蝕終止層。多種厚度的一第一厚度是由一層刻蝕終止材料的遞增沉積所形成。多種厚度的一第二厚度是由兩層刻蝕終止材料的遞增沉積所形成，也因此約為第一厚度的兩倍。通常來說，各個增加的刻蝕終止層，其厚度會因為第一厚度而增加。因此一刻蝕層可由各個多層刻蝕終止材料的遞增沉積的組合形成導致多種厚度。於第三工藝中的夾層連接件由一連接件表面延伸至各個導電層。第三工藝是以圖1繪示的集成電路裝置100為基礎，圖21至圖32繪示的第二工藝則為接續圖1的圖例。
[0077]圖21繪示一第一刻蝕掩模形成於集成電路裝置100之上。如圖1所示，第一刻蝕掩模包括對應至選定的著落區的一第一組掩模區2110及一第一組間隔開放刻蝕區2120於交錯的介電層140及導電層150上。選定的著落區將於後文中更加清楚描述。
[0078]圖22繪示應用第一刻蝕掩模於交錯的介電層140及導電層150上的結果。參考圖22，本發明的方法可移除部份的交錯的介電層140及導電層150以形成著落區2210、2220於多個導電層150上。著落區2210、2220並未完全覆蓋疊層件130中的導電層。位於疊層件的頂部的介電層140及導電層150 (圖1)的一第一對2215被刻蝕貫穿，以形成著落區2210、2220位於第一間隔開放刻蝕區2120(圖21)的下方。第一刻蝕掩模在形成著落區2210,2220之後從集成電路裝置100上被移除。
[0079]參考圖23，本發明的方法是形成刻蝕終止材料2310的一第一遞增沉積於著落區2210、2220之上。本發明的形成更多層的刻蝕終止層的遞增沉積的方法將描述於後文。亥Ij蝕終止層的厚度將與著落區的深度相互關聯。
[0080]圖24繪示一第二刻蝕掩模被形成於刻蝕終止材料2310的第二遞增沉積上。第二刻蝕掩模包括一第二組掩模區2410以及用以形成著落區的一第二組間隔開放刻蝕區2420，位於交錯的介電層140以及導電層150之上。
[0081]圖25繪示應用第二刻蝕掩模於交錯的介電層140及導電層150上的結果。參考圖25，本發明的方法可移除刻蝕終止材料2310的部份第一遞增沉積以及部分的交錯的介電層140及導電層150,以形成著落區2530於多個導電層150上。著落區2530並未完全覆蓋疊層件130中的導電層。位於疊層件130中的介電層140及導電層150的一第二對2525被刻蝕貫穿以形成著落區2530位於第二間隔開放刻蝕區2420的下方。第二刻蝕掩模在形成著落區2530之後被移除。
[0082]參考圖26，本發明的方法是形成一層刻蝕終止材料2610的第二遞增沉積於著落區2210、2220、及2530之上。由於一層刻蝕終止材料2310的遞增沉積已形成於著落區2210,2220之上，因此二層刻蝕終止材料其中的遞增沉積形成於著落區2210、2220之上，且一層刻蝕終止材料其中的遞增沉積形成於著落區2530之上。
[0083]圖27繪示一第三刻蝕掩模形成於刻蝕終止材料2610的第二遞增沉積上。第三刻蝕掩模包括一組掩模區2710以及一組間隔開放刻蝕區2720用以形成著落區位於交錯的介電層140以及導電層150之上。
[0084]圖28繪示應用第三刻蝕掩模於交錯的介電層140及導電層150上的結果。參考圖28，本發明的方法可移除部份刻蝕終止材料2310的第一遞增沉積、部份刻蝕終止材料2610的第二遞增沉積、以及部份的交錯的介電層140及導電層150以形成著落區2840於多個導電層150之上。著落區2840並未完全覆蓋疊層件130中的導電層。位於疊層件130中的介電層140及導電層150的一第三對2835被刻蝕貫穿以形成著落區2840位於第三組間隔開放刻蝕區2720的下方。第三刻蝕掩模在形成著落區2840之後被移除。
[0085]參考圖29，本發明的方法形成刻蝕終止材料2910的一第三遞增沉積於著落區2210、2220、253、及2840之上。由於刻蝕終止材料2310的第一遞增沉積已形成於著落區2210,2220之上；並且刻蝕終止材料2610的第二遞增沉積已形成於著落區2210、2220、及2530之上，因此，三層刻蝕終止材料的遞增沉積已形成於著落區2210、2220之上；二層刻蝕終止材料的遞增沉積形成於著落區2530之上；以及一層刻蝕終止材料其中的遞增沉積形成於著落區2840之上。
[0086]圖30繪示一第四刻蝕掩模被形成於刻蝕終止材料2910的第三遞增沉積上。第三刻蝕掩模包括用以形成著落區的一第四組掩模區3010及一第四組間隔開放刻蝕區3020位於交錯的介電層140以及導電層150之上。
[0087]圖31繪示應用第四刻蝕掩模於交錯的介電層140及導電層150上的結果。參考圖31，本發明的方法可移除刻蝕終止材料2310的部份第一遞增沉積、刻蝕終止材料2610的部份第二遞增沉積、刻蝕終止材料2910的部份第三遞增沉積、以及部份的交錯的介電層140及導電層150以形成著落區3150於多個導電層150之上。著落區3150並未完全覆蓋疊層件130中的導電層。位於疊層件130中的介電層140及導電層150的一第四對3145，被刻蝕貫穿以形成著落區3150位於第三組間隔開放刻蝕區3020的下方。第三刻蝕掩模在形成著落區3150之後被移除。
[0088]參考圖32，本發明的方法是形成刻蝕終止材料3210的一第四遞增沉積於著落區2210、2220、2530、2840、及3150之上。由於刻蝕終止材料2310的第一遞增沉積已形成於著落區2210、2220之上；刻蝕終止材料2610的第二遞增沉積已形成於著落區2210、2220、及2530之上；以及刻蝕終止材料2910的第三遞增沉積是形成於著落區2210、2220、2530、及2840之上，因此，四層刻蝕終止材料其中的遞增沉積是形成於著落區2210、2220之上；三層刻蝕終止材料其中的遞增沉積是形成於著落區2530之上；二層刻蝕終止材料其中的遞增沉積是形成於著落區2840之上；一層刻蝕終止材料其中的遞增沉積是形成於著落區3150之上。
[0089]依照本發明的圖例的圖21-圖23、圖24-圖26、圖27-圖29、以及圖30-圖32繪示通過對應的各個刻蝕掩模移除部份的交錯的介電層及導電層以形成著落區的方法，以及具有漸增厚度的第一、第二、第三、以及第四刻蝕終止層的方法。更多的刻蝕終止層可通過本文所述的層層相疊的結構方法形成。舉例來說，為形成夾層連接件於如圖1中疊層件130的8對交錯的介電層140及導電層150內，用以形成各個著落區的七層刻蝕終止層可形成漸增的厚度1、2、3、4、5、6、7、以及7，其中厚度的數字代表位於特定的著落區上的各個刻蝕終止材料的遞增沉積的數字。
[0090]於刻蝕終止層形成之後，本發明的方法是填充一介電填充材料於著落區之上，並且形成包含一組掩模區及一組間隔開放刻蝕區的一接觸開口(contact opening, CO)刻蝕掩模，以形成著落區且位於交錯的介電層及導電層上。
[0091]本發明的方法是利用一圖案化刻蝕工藝並通過CO刻蝕掩模以形成多個通孔(例如圖20繪示的通孔2020a-2020h)，並延伸穿過介電填充材料及刻蝕終止層到達多個導電層(例如是導電層150)中的著落區(例如是圖32繪示的著落區2210、2220、2530、2840、及3150)。圖案化刻蝕工藝包括先形成一開口向下至刻蝕終止層以及將該開口向下挖以貫穿刻蝕終止層以暴露著落區。
[0092]接著，本發明的方法可通過以導電材料填充通孔至連接件表面的高度，例如是圖20繪示的連接件表面2050，以形成夾層連接件。平面化工藝可施用於多個填充通孔以平面化連接件表面。因此夾層連接件會從連接件表面延伸形成至對應的導電層。本發明的方法可接著形成圖案化導電線(未圖示)於連接件表面的頂端上，並且連接至對應的夾層連接件。圖案化導電線可為位線連接至三維層疊存儲器裝置中的一平面解碼器。
[0093]如本文中所描述，本發明的方法是利用一組第N刻蝕掩模移除部份的交錯的介電層及導電層。在利用各個第N刻蝕掩模進行刻蝕之後，本發明的方法會形成一層的刻蝕終止材料，且該層在利用其他刻蝕掩模進行刻蝕之前位於著落區上。舉例來說，在通過包含如圖21所示的掩模區2110及開放刻蝕區2120的第一刻蝕掩模進行刻蝕後；且在利用其他掩模，例如是包含如圖24所示的掩模區2410及開放刻蝕區2420的第二刻蝕掩模，進行刻蝕之前，本發明的方法會形成刻蝕終止材料2310的一第一遞增沉積於著落區上。另外舉例來說，在通過包含如圖24所示的掩模區2410及開放刻蝕區2420的第二刻蝕掩模進行刻蝕後；且在利用其他掩模，例如是包含如圖27所示的掩模區2710及開放刻蝕區2720的第三刻蝕掩模，進行刻蝕之前，本發明的方法會形成刻蝕終止材料2610的一第二遞增沉積刻蝕於著落區上。
[0094]一集成電路包括由本文上述的方法製成的多個夾層連接件。集成電路中的多個導電層連接至對應的3D存儲器陣列的平面。
[0095]本發明提供一種具有厚度增加的終止層的多層垂直栓塞結構，該結構包括多個導電層與多個介電層交錯相疊的疊層件，並且著落區位於疊層件中多個導電層上。著落區並未完全覆蓋疊層件130中的導電層。該結構包括刻蝕終止層位於對應的著落區上。刻蝕終止層的厚度將與對應的著落區的深度相互關聯。該結構包括多個通孔延伸貫穿介電填充材料及刻蝕終止層到達多個導電層中的著落區。
[0096]該結構包括:夾層連接件，穿過多個通孔連接至疊層件中的各個導電層；介電結構，位於多個介電結構中且與夾層連接件交錯相疊；以及圖案化導電線，位於連接件表面上剛且連接至對應的各個連接件。圖案化導電線可為位線並連接至三維層疊存儲器裝置中的平面解碼器。夾層連接件具有增加的深度，範圍從第一夾層連接件的最大的深度至最後的夾層連接件的最淺的深度。介電結構具有增加的深度，範圍從第一介電結構的最大的深度至最後的介電結構的最淺的深度。通過具有厚度對應夾層連接件的深度的多個刻蝕終止層，使得介電結構與多個介電層中的介電層相互分離。
[0097]於第一工藝中，多個刻蝕終止層包括N個刻蝕終止層對應N個夾層連接件。圖12繪示的一實施例中的N等於8，由此可知，有8個夾層連接件形成於通孔1220a-1220h中並與8個介電結構1210a-1210h相互交錯。介電結構1210a_1210h通過8個刻蝕終止層1230a-1230h與各個介電層相互分離。當η介於I至ml之間時，各個刻蝕終止層η具有一第一厚度約等於刻蝕終止層I的厚度。當η介於(ml+1)至m2之間時，各個刻蝕終止層η具有一第二厚度約等於兩倍的刻蝕終止層I的厚度。當(m2+l)介於(ml+1)至N之間時，各個刻蝕終止層η具有一第三厚度約等於三倍的刻蝕終止層I的厚度。於此工藝中，ml大於I且小於m2，並且m2大於ml且小於N。
[0098]於圖12中，ml等於4、m2等於6、以及N等於8。由此可知，各個刻蝕終止層1230a-1230d具有一第一厚度約等於刻蝕終止層I的厚度。各個刻蝕終止層1230e-1230f具有一第二厚度約等於兩倍的刻蝕終止層I的厚度。各個刻蝕終止層1230g-1230h具有一第三厚度約等於三倍的刻蝕終止層I的厚度。
[0099]於第二工藝中，多個刻蝕終止層包括N個刻蝕終止層對應N個夾層連接件。圖20繪示的一實施例中的N等於8，由此可知，有8個夾層連接件形成於通孔2020a-2020中並與8個介電結構2010a-2010h相互交錯。介電結構2010a_2010h通過8個刻蝕終止層2030a-2030h與各個介電層相互分離。當η介於I至m之間時，各個刻蝕終止層η具有一第一厚度約等於刻蝕終止層I的厚度。當η介於(m+1)至N之間時，各個刻蝕終止層η具有一第二厚度約等於兩倍的刻蝕終止層I的厚度。於此工藝中，m大於I且小於N。
[0100]於圖20中，m等於4且N等於8。由此可知，各個刻蝕終止層1_4具有一第一厚度約等於刻蝕終止層I的厚度。各個刻蝕終止層5-8具有一第二厚度約等於兩倍的刻蝕終止層I的厚度。
[0101]於第三工藝中，多個刻蝕終止層包括N個刻蝕終止層對應N個夾層連接件。舉例而言，若N等於8，則有8個夾層連接件與8個介電結構相互交錯。介電結構通過8個刻蝕終止層與各個介電層相互分離。當η介於I至(N-1)之間時，各個刻蝕終止層η具有一厚度約等於η倍刻蝕終止層I的厚度。而刻蝕終止層N具有一厚度約等於(N-1)倍的刻蝕終止層I的厚度。
[0102]若N等於8，則刻蝕終止層1-8的厚度約各別等於1、2、3、4、5、6、7、及7倍刻蝕終止層I的厚度。
[0103]本發明已通過詳細描述較佳實施例揭露如上，然其為用以說明而非限定本發明。本發明所屬【技術領域】中具有通常知識者，在不脫離本發明的精神和隨附的權利要求範圍內，當可作各種的更動與組合。
【權利要求】
1.一種集成電路的製造方法，用以形成多個夾層連接件，該集成電路包括具有多個導電層及多個介電層交錯相疊的一疊層件，且該多個夾層連接件是從一連接件表面延伸至該多個導電層的一對應導電層，該製造方法包括: 形成多個著落區於該疊層件中的該多個導電層上，該多個著落區並未完全覆蓋該疊層件中的該多個導電層； 形成多個刻蝕終止層於對應的該多個著落區上，該多個刻蝕終止層的多個厚度將與對應的該多個著落區的多個深度相互關聯； 利用一介電填充材料填充該多個著落區及該多個刻蝕終止層； 以及利用一圖案化刻蝕工藝形成多個通孔延伸穿過該介電填充材料及該多個刻蝕終止層至該多個導電層中的該多個著落區。
2.根據權利要求1所述的製造方法，該圖案化刻蝕工藝包括先形成一開口向下至該多個刻蝕終止層，接著將該開口向下挖以貫穿該多個刻蝕終止層。
3.根據權利要求1所述的製造方法，其中形成該多個著落區的步驟包括移除該疊層件中部分的該多個導電層及該多個介電層。
4.根據權利要求3所述的製造方法，其中移除部分的該多個導電層及該多個介電層的步驟包括: 利用一 N個刻蝕掩模其中小於W且2n大於或等於W，其中W是該多個導電層的數目，且該刻蝕掩模具有一掩模區及一間隔開放刻蝕區對應至選定的該多個著落區； 對應各個該第η刻蝕掩模，其中η的範圍介於I至N，刻蝕最多2η-1層或該多個著落區層數的一半的該多個導電層`，使得位於該多個導電層上的該多個著落區會通過不同組合的該刻蝕掩模而暴露；以及 在使用其中至少兩個刻蝕掩模刻蝕後形成該多個刻蝕終止層，以在該多個著落區上形成一刻蝕終止層，接著進行下一個刻蝕掩模的刻蝕步驟。
5.根據權利要求4所述的製造方法，形成該多個刻蝕終止層的步驟包括:在利用N個刻蝕掩模的每個刻蝕掩模進行刻蝕之後，於該多個著落區上形成該刻蝕終止層，接著進行下一個刻蝕掩模的刻蝕步驟。
6.根據權利要求1所述的製造方法，包括以一導電材料填充該多個通孔至該連接件表面的高度以形成該多個夾層連接件。
7.根據權利要求1所述的製造方法，包括形成多個圖案化導電線於該連接件表面的頂端上並且連接至對應的該多個夾層連接件。
8.一種集成電路，包括如權利要求6所述的多個導電層及多個夾層連接件。
9.根據權利要求8所述的集成電路，其中該多個導電層連接至對應的一3D存儲器陣列的多個平面。
10.一種包含具有增長厚度的多個終止層的一多層垂直栓塞結構的集成電路，包括: 一疊層件，包括多個導電層與多個介電層交錯相疊； 多個著落區，於該疊層件中的該多個導電層上，該多個著落區並未完全覆蓋該疊層件中的該多個導電層； 多個刻蝕終止層，位於對應的該多個著落區上，該多個刻蝕終止層的多個厚度與對應的該多個著落區的多個深度相互關聯；多個通孔，延伸穿過該多個刻蝕終止層至該多個導電層上的該多個著落區；以及 多個夾層連接件，通過穿過該多個通孔以連接至該疊層件中對應的該多個導電層。
11.根據權利要求10所述的集成電路，其中該多個夾層連接件具有增加的多個深度，範圍從一第一夾層連接件的一最大深度至一最後夾層連接件的一最淺深度。
12.根據權利要求10所述的集成電路，更包括多個圖案化導電線，位於該連接件表面上方且連接至對應的該多個夾層連接件。
13.根據權利要求10所述的集成電路，更包括多個介電結構，與該多個夾層連接件交錯相疊。
14.根據權利要求13所述的集成電路，其中該多個夾層連接件具有增加的多個深度，範圍從一第一夾層連接件的一最大深度至一最後夾層連接件的一最淺深度。
15.根據權利要求13所述的集成電路，該多個介電結構通過該多個刻蝕終止層與該多個介電層相互分離。
16.根據權利要求10所述的集成電路，其中: 該多個刻蝕終止層包括N層刻蝕終止層對應至N個夾層連接件； 當η介於I至ml之間時，一刻蝕終止層η具有一第一厚度等於一刻蝕終止層I的一厚度； 當η介於(ml+1)至m2之間時，該刻蝕終止層η具有一第二厚度等於兩倍的該刻蝕終止層I的厚度； 當(m2+l)介於(ml+1)至N之間時，該刻蝕終止層η具有一第三厚度等於三倍的該刻蝕終止層I的厚度， 其中ml大於I且小於m2，並且m2大於ml且小於N。
17.根據權利要求10所述的集成電路，其中: 該多個刻蝕終止層包括N層刻蝕終止層對應至N個夾層連接件； 當η介於I至m之間時，一刻蝕終止層η具有一第一厚度等於一刻蝕終止層I的一厚度； 當η介於(m+1)至N之間時，該刻蝕終止層η具有一第二厚度等於兩倍的該刻蝕終止層I的厚度， 其中m大於I且小於N。
18.根據權利要求10所述的集成電路，其中: 該多個刻蝕終止層包括N層刻蝕終止層對應至N個夾層連接件； 當η介於I至(N-1)之間時，一刻蝕終止層η具有一第一厚度等於η倍一刻蝕終止層I的一厚度； 而一刻蝕終止層N具有一厚度等於(N-1)倍的該刻蝕終止層I的厚度。
19.一種集成電路的製造方法，用以形成多個夾層連接件，該集成電路包括具有多個導電層及多個介電層交錯相疊的一疊層件，且該多個夾層連接件是從一連接件表面延伸至該多個導電層的一對應導電層，該製造方法包括: 形成多個著落區於該疊層件中的該多個導電層上，該多個著落區並未完全覆蓋該疊層件中的該多個導電層； 形成多個刻蝕終止層於對應的該多個著落區上，該多個刻蝕終止層的多個厚度將與對應的該多個著落區的多個深度相互關聯； 利用一介電填充材料填充該多個著落區及該多個刻蝕終止層； 利用一圖案化刻蝕工藝形成多個通孔延伸穿過該介電填充材料及該多個刻蝕終止層至該多個導電層中的該多個著落區； 以一導電材料填充該多個通孔至該連接件表面的高度以形成該多個夾層連接件； 形成多個圖案化導電線於該連接件表面的頂端上並且連接至對應的該多個夾層連接件； 其中形成該多個著落區的步驟包括移除該疊層件中部分的該多個導電層及該多個介電層；以及 其中移除部分的該多個導電層及該多個介電層的步驟包括:利用一組N個刻蝕掩模其中2"—1小於W且2n大於或等於W，該多個刻蝕掩模具有一掩模區及一間隔開放刻蝕區對應至選定的該多個著落區，其中W是該多個導電層的數目； 對應各個該第η刻蝕掩模，其中η的範圍介於I至N，刻蝕最多2η-1層或該著落區層數的一半的該多個導電層，使得位於該多個導電層上的該多個著落區會通過不同組合的該多個刻蝕掩模而暴露；以及 形成該多個刻蝕終止層，是在利用至少二刻蝕掩模進行刻蝕之後，形成一層的刻蝕終止材料，且該層在利用其他刻蝕掩模進行刻蝕之前位於該多個著落區上。
20.根據權利要求19所述的製造方法，其中以該導電材料填充該多個通孔後，平面化該介電填充材料以形成該連接件表面。
【文檔編號】H01L21/768GK103633019SQ201310049535
【公開日】2014年3月12日 申請日期:2013年2月7日 優先權日:2012年8月23日
【發明者】邱家榮, 李冠儒 申請人:旺宏電子股份有限公司