分數與整數純數字可編程時鐘發生器的製作方法

2023-05-31 10:46:11

專利名稱：分數與整數純數字可編程時鐘發生器的製作方法
技術領域：
本發明涉及基於系統時鐘信號產生本機時鐘信號的電路。更明確地說，本發明涉及 產生可為系統時鐘速率的分數或倍數的本機時鐘信號。再更明確地說，本發明涉及根據 系統時鐘產生作為系統時鐘頻率的分數或倍數的已補償溫度和過程變化的本機時鐘信號 的電路。
背景技術：
數字處理系統持續地變得越來越複雜，從而提供更多的特徵來更快地進行當前的處 理。數字處理系統的不斷增長的複雜性的一個結果是向數字處理系統添加更多的並非以 系統時鐘頻率操作的電路。舉例來說，許多數字處理系統現具有專用集成電路(ASIC) 或執行特殊功能的其它集成電路。舉例來說，路由器可包含從接收到的包中讀取源地址 和目的地地址的ASIC。
因此，所屬領域的技術人員必須為了向以不同於系統時鐘頻率的頻率操作的ASIC 或其它電路提供本機時鐘信號而提供解決方案。多數現有技術解決方案使用來自系統時 鍾和靜態緩衝鏈的信號產生本機時鐘信號。靜態緩衝鏈是產生具有一種己知頻率的信號 的振蕩器。靜態緩衝鏈的使用存在許多問題。
靜態振蕩器的第一個問題在于振蕩器消耗大量功率來產生信號。靜態振蕩器的第二 個問題在於所產生的本機頻率只能為系統頻率的2八11倍。第三個問題在於需要例如鎖相 迴路的模擬電路來產生本機時鐘信號。
因此，所屬領域的技術人員一直嘗試找到用於節省用以產生本機信號的功率的方法 和用於提供具有作為系統時鐘的分數比率的頻率的本機時鐘信號的方法。

發明內容
通過根據本發明的用於產生本機時鐘信號的方法和裝置來解決上述和其它問題並做 出技術上的進步。根據本發明的本機時鐘信號產生方法和裝置的第一優點在於可產生具 有系統時鐘頻率的分數比率的本機時鐘信號。本發明的第二優點在於可將所產生的本機 時鐘信號調節成目標頻率以補償溫度和過程變化。第三優點在於所有數字組件均可用於 減少功率消耗。第四優點在於可通過用戶輸入改變所產生的本機時鐘信號的頻率。本發
明的第五優點在於抖動大量減少。
根據本發明，以如下方式根據系統時鐘產生本機時鐘信號。根據本發明的電路接收 並存儲頻率乘數和頻率除數。電路接著接收系統時鐘信號並產生本機信號，所述本機信 號的頻率為系統時鐘信號的頻率乘以頻率乘數並除以頻率除數。在示範性實施例中，本 機時鐘信號的頻率可表達為系統時鐘信號的頻率乘以頻率乘數並除以頻率除數乘以二。 電路接著監視輸出本機時鐘信號並調節產生電路以會聚於目標頻率，從而針對溫度和過 程變化進行調節。
根據本發明的示範性實施例，以如下方式配置根據本發明的用於產生本機時鐘信號 的電路。所述電路包含處理器接口、控制單元、可編程緩衝鏈、重設振蕩器和二進位時 鍾分頻器。處理器接口包含用於存儲頻率乘數和頻率除數的寄存器。控制單元接收系統 時鐘信號和頻率乘數，並產生分接控制信號(tap control signal)和重設信號(reset signal)。
可編程緩衝連結收來自控制單元的分接控制信號，且包含產生時鐘信號的電路，所 述時鐘信號的頻率等於系統時鐘信號的頻率乘以頻率乘數。重設緩衝鏈包含與可編程緩 衝鏈相同的電路，並在由控制單元產生的重設信號的上升沿上產生重設信號，且將所述 重設信號傳輸到可編程緩衝鏈。
時鐘分頻器是模數頻率除數乘以二計數器，其接收由可編程緩衝鏈產生的時鐘信號 並產生本機時鐘信號。


在以下具體實施方式
中描述且在以下附圖中展示根據本發明的上述和其它優點與特
徵
圖1說明根據本發明的根據系統時鐘信號產生本機時鐘信號的方法的流程圖； 圖2說明根據本發明示範性實施例的用於根據系統時鐘信號產生本機時鐘信號的電 路的組件的方框圖3說明根據本發明示範性實施例的用於產生本機時鐘信號的電路中的控制單元的 方框圖4說明展示與系統時鐘信號相比由電路產生的時鐘信號的時序圖； 圖5說明根據本發明示範性實施例的可編程緩衝鏈的組件的方框圖；以及 圖6說明根據本發明示範性實施例的重設緩衝鏈的組件的方框圖。
具體實施例方式
本發明涉及一種基於用戶輸入根據系統時鐘信號產生本機時鐘信號的方法和電路。
下文是對本發明的描述。為了清楚起見，整個描述中對一個以上圖式所示的組件給予相 同的參考標號。
圖1說明根據本發明的用於產生本機時鐘信號的方法的概述。過程100在步驟105 中通過接收包含頻率乘數值和頻率除數值的用戶輸入而開始。這些值將用於確定本機時 鍾信號的目標頻率，如下文所述。
在步驟110中，將頻率乘數值和頻率除數值存儲在存儲器中以供使用。在優選的示 範性實施例中，頻率乘數和除數值由軟體接口模塊接收並存儲在模塊中的寄存器中。
在步驟115中，根據接收到的系統時鐘信號產生本機時鐘信號。所產生的本機時鐘 信號的頻率是基於系統時鐘信號的頻率乘以頻率乘數並接著除以頻率除數。在優選的示
範性實施例中，本機時鐘信號的目標頻率由以下等式表達 頻率*機=1^[*頻率錢/2*0
其中
頻率^-本機時鐘信號的頻率； 頻率gg^系統時鐘信號的頻率；
M二頻率乘數值；且 D二頻率除數值。
通過下文描述的示範性實施例的電路提供對產生具有此頻率的本機時鐘信號的描述。
在步驟120中，監視所產生的本機時鐘信號以確定所產生信號的實際頻率。接著在 步驟125中調節所產生的信號以將頻率改變為目標頻率。這是針對溫度和過程變化而調 節本機時鐘信號的頻率。接著連續重複步驟120和125。
圖2說明根據本發明的用於產生本機時鐘信號的電路200的方框圖。電路200包含 微處理器接口 215、控制單元245、重設緩衝鏈270、可編程緩衝鏈295和時鐘分頻器297。
電路200經由路徑205接收系統時鐘信號，且經由路徑210從軟體接收數據。本機 時鐘信號經由路徑298從電路20輸出。控制單元245經由路徑205接收系統時鐘信號。 微處理器接口 215經由路徑220向控制單元245傳輸時鐘啟用信號，且經由路徑225向 控制單元245傳輸頻率乘數值。控制單元245還經由路徑275接收由可編程緩衝鏈295 產生的時鐘信號。控制單元245使用系統時鐘信號、由可編程緩衝鏈產生的時鐘信號和 頻率乘數值來產生分接控制信號。
控制單元245將分接控制信號經由路徑255傳輸到可編程緩衝鏈且經由260傳輸到
重設緩衝鏈。控制單元245還根據接收到的輸入產生重設循環信號並經由路徑250將重 設循環信號傳輸到重設緩衝鏈270。
可編程緩衝鏈295經由路徑230接收來自微處理器接口 215的功率節約信號。重設 緩衝鏈將重設時鐘信號經由路徑290傳輸到可編程緩衝鏈。可編程緩衝鏈經由路徑286 接收重設信號。可編程緩衝鏈245還經由路徑255接收分接控制信號。根據接收到的信 號通過可編程緩衝鏈時鐘信號產生具有等於系統時鐘信號頻率乘以頻率乘數的頻率的時 鍾信號。這些時鐘信號經由路徑281輸出。
重設緩衝鏈270經由路徑260接收來自控制單元245的分接控制信號。重設緩衝鏈 270經由路徑250接收來自控制單元245的重設循環信號。重設緩衝鏈根據分接控制信 號在控制單元245產生的重設循環的每個上升沿上產生重設信號。接著經由路徑290將 重設信號傳輸到可編程緩衝鏈295。
時鐘分頻器297經由路徑281接收由可編程緩衝鏈產生的時鐘信號。時鐘分頻器297 經由路徑280接收來自控制單元245的鎖定狀態信號。時鐘分頻器297經由路徑287接 收重設信號。時鐘分頻器297經由路徑235接收存儲在微處理器215中的頻率除數。時 鍾除數是二進位時鐘除數，其使用輸入信號來產生具有等於系統時鐘信號頻率乘以頻率 乘數並除以頻率除數乘以二的頻率的鎖定時鐘信號。接著經由路徑298從電路200輸出 鎖定時鐘信號。
圖3說明本發明示範性實施例中控制單元245的組件的方框圖。控制單元245是控 制並監視可編程緩衝鏈295的操作的電路模塊。這允許控制單元245修改本機時鐘信號 以補償溫度和過程變化。控制單元245包含N循環計數器310、脈衝計數器320、 二進位 搜索模塊325、單步搜索模塊375、分接控制信號產生電路385和重設循環產生電路350。 控制單元245經由路徑205接收系統時鐘信號並經由路徑225接收頻率乘數。控制單元 245還經由路徑250輸出重設循環信號並經由路徑255輸出分接控制信號。
N循環計數器310是對控制單元接收的系統時鐘信號的數目進行計數並在接收到每 第N個系統時鐘信號時產生傳輸到重設循環電路350的信號的計數器電路。對系統時鐘 信號進行計數，因為必須每隔系統時鐘的N循環重設可編程緩衝鏈，以便使遞歸誤差最 小。經過可編程緩衝鏈295內緩衝器鏈的延遲的較小變化可能導致遞歸誤差。
基於輸出本機時鐘信號的頻率中所需的誤差量來確定N。誤差或"A"在由可編程緩 衝鏈245產生的每個循環中累積。圖4說明與系統時鐘信號210相比，由可編程緩衝鏈 295產生的時鐘信號420中誤差425-429的累積。
在示範性實施例中，所需的誤差量為1%。因此，如果Am表示ts的l呢，其中ts為 由可編程緩衝鏈295產生的時鐘信號的半個循環，那麼 Ax=ts/100 由此可斷定
Am=》=1i=M=2Axi=2MAx;且 ts=tosc/2M
其中M等於頻率乘數值；ts為所產生頻率的半個周期；且tosc為由可編程緩衝鏈295 產生的時鐘信號的半個周期。
為了計算檢測1%誤差所必需的循環的數目，必須累積所產生時鐘循環的N數目個
半循環。這是由以下等式確定的
N(》=ii=M=2Axi)=ts 通過代換，此等式可簡化為-N(2MAx)=tosc/2M, 求解N從而給出以下結果 N=tosc/4AxM2
這可通過代換Ax來求解以給出檢測1%誤差所需的循環的數目N，其由下式給定-N=50/M。
因此，N循環計數器310每計數50/M個系統時鐘信號產生一個信號。經由路徑333 將所述信號傳輸到重設循環電路350。
脈衝計數器320經由路徑275接收由可編程緩衝鏈295產生的時鐘信號。脈衝計數 器320為高速計數電路，其記錄每N循環產生的時鐘信號的數目。經由路徑390將產生 的計數傳輸到二進位搜索電路325。脈衝計數器320為第N個系統時鐘信號的上升沿。
二進位搜索電路325設定傳輸到可編程緩衝鏈295和重設緩衝鏈285的適當的分接 控制值。二進位搜索電路235經由路徑335和340從N循環計數器310接收目標值。目 標值為N^N,或頻率乘數值乘以檢測誤差所需的系統時鐘循環的數目N。在示範性實施 例中使用二進位搜索來設定分接控制值，因為當使用k位總線傳輸分接控制值時二進位 搜索是最快的算法。由於使用二進位搜索，因此鎖定振蕩器所需的循環的最大數目為" 目標值，其等於WMfN。在優選的示範性實施例中，通過具有12位的總線傳輸分接控 制信號，因此在MtN^2個循環內實現振蕩器的鎖定。
單步搜索電路375經由路徑365接收來自二進位搜索電路325的分接控制信號。單 步搜索電路375提供單步上升或單步下降，以校正可能的增量誤差。在系統時鐘的每第
N個循環的上升沿上校正此誤差。
重設循環電路經由路徑315接收由可編程緩衝鏈產生的信號並經由路徑335接收來 自N循環計數器的信號。接著如果需要，那麼重設循環在路徑250上在系統時鐘的第N 個循環的上升沿上發布重設循環信號。
圖5說明根據本發明示範性實施例的可編程緩衝鏈295。可編程緩衝鏈295是數字 緩衝鏈。可編程緩衝鏈295包含一串分接延遲電路505-507、 一串多路復用器515-517、 AND門540和反相器550。可編程緩衝鏈295經由路徑255接收分接控制信號並經由路 徑290接收重設振蕩器信號。可編程緩衝鏈經由路徑281輸出時鐘信號。
第一分接延遲105經由路徑555接收反饋信號並產生經由路徑521傳輸到多路復用 器315的輸出。多路復用器515經由路徑560接收反饋信號並經由路徑521接收第一分 接延遲505的輸出。由經由路徑510接收的分接控制信號的一部分確定由第一多路復用 器515輸出的信號。在示範性實施例中，第一多路復用器515接收k個分接控制信號的 k分之一。在此實施例中，多路復用器515接收分接控制信號的k分之一最高有效位。 舉例來說，如果有12個分接控制位，那麼多路復用器515接收第8到第ll位。分接控 制信號控制經由路徑530由多路復用器515輸出的信號。
第二分接延遲電路506經由路徑530和532接收多路復用器515的輸出。分接延遲 電路506產生經由路徑522傳輸到第二多路復用器516的輸出信號。第二多路復用器516 經由路徑530接收第一多路復用器515的輸出並經由路徑522接收第二分接延遲電路506 的輸出。根據經由路徑511接收的分接控制信號的一部分確定由第二多路復用器516輸 出的信號。在示範性實施例中，多路復用器516接收k個分接控制信號的k分之一。在 此實施例中，第二多路復用器516接收分接控制信號的k分之一第二高有效位。舉例來 說，如果有12個分接控制位，那麼多路復用器516接收第4到第7位。分接控制信號控 制經由路徑531由第二多路復用器516輸出的信號。
第三分接延遲電路507經由路徑531和533接收第二多路復用器516的輸出。第三 分接延遲電路507產生經由路徑527傳輸到第三多路復用器517的輸出信號。第三多路 復用器517經由路徑531接收第二多路復用器516的輸出並經由路徑523接收第三分接 延遲電路507的輸出。根據經由路徑512接收的分接控制信號的一部分確定由第三多路 復用器517輸出的信號。在示範性實施例中，第三多路復用器517接收k個分接控制信 號的k分之一。在此實施例中，第三多路復用器516接收分接控制信號的k分之一最低 有效位。舉例來說，如果有12個分接控制位，那麼多路復用器517接收第0到第3位。分接控制信號控制經由路徑535由第三多路復用器517輸出的信號。
AND門540經由路徑290接收重設緩衝鏈信號並經由路徑535接收所述多路復用器 串的輸出。AND門在邏輯上對信號進行求和，並產生施加於路徑281的輸出時鐘信號。 路徑545提供施加於路徑281的輸出信號的反饋。路徑545連接到反相器540的輸入。 反相器540在信號中提供一個循環的延遲，並將反饋信號施加於路徑555。 以下展示根據分接對由可編程緩衝鏈295產生的時鐘信號的頻率的計算。 將第一分接的延遲量值稱作tda。將第二分接的延遲量值稱作tdb，且將第三分接的 延遲量值稱作tdc。延遲量值必須符合以下規則 tdb二tda/10;且 tdc=tdb/10=tba/100。
由可編程緩衝鏈產生的時鐘信號的頻率由以下等式給定
頻率絲=1/(2*延遲鏈)
其中
頻率乘數-所產生的時鐘信號的頻率；且
延遲鏈=(((Z。ISB21tda)+0:oISB11tdb)+( Z。肌。'tdc)+反饋) 其中
延遲鏈-延遲量；
SBk分接控制位的k分之一最高有效位； SB2-分接控制位的k分之一第二高有效位；且 SB3-分接控制位的k分之一最低有效位。 通過代換，延遲鏈可根據tda表達為-
延遲鏈-((aysB^da)+QysB"tdb/10)+( 2ysB^da/100)+反饋)；代換頻率等式中的延遲 鏈給出以下用於確定由可編程緩衝鏈295產生的時鐘信號的頻率的等式
頻率乘數=1/(2*((( ZoISB21tda)+Q:0ISB11tda/10)+( 2ys則tda/100)+反饋))。
以上等式表明當TDC級與分接控制位的最低有效位組合使用時，由可編程緩衝鏈 295產生的時鐘信號的頻率以高精度增加和減小。
圖6說明根據本發明示範性實施例的重設緩衝鏈285。重設緩衝鏈285是數字緩衝 鏈，其複製可編程緩衝鏈295的組件以便匹配初始化。重設緩衝鏈285在從控制單元245 接收的重設循環信號的每個上升沿上產生傳輸到可編程緩衝鏈295的重設信號。
重設緩衝鏈285包含一串分接延遲電路605-607、 一串多路復用器615-617和AND
門640。重設緩衝鏈285經由路徑260接收分接控制信號並經由路徑250接收重設循環 信號。重設緩衝鏈285經由路徑281輸出重設信號。
第一分接延遲605經由路徑655接收重設循環信號並產生經由路徑621傳輸到多路 復用器615的輸出。多路復用器615經由路徑660接收反饋信號並經由路徑621接收第 一分接延遲605的輸出。由經由路徑610接收的分接控制信號的一部分確定由第一多路 復用器615輸出的信號。在示範性實施例中，第一多路復用器615接收k個分接控制信 號的k分之一。在此實施例中，多路復用器615接收分接控制信號的k分之一最高有效 位。舉例來說，如果有12個分接控制位，那麼多路復用器615接收第8到第ll位。分 接控制信號控制經由路徑630由多路復用器615輸出的信號。
第二分接延遲電路606經由路徑630和632接收多路復用器615的輸出。分接延遲 電路606產生經由路徑622傳輸到第二多路復用器616的輸出信號。第二多路復用器616 經由路徑630接收第一多路復用器615的輸出並經由路徑622接收第二分接延遲電路606 的輸出。由經由路徑611接收的分接控制信號的一部分確定由第二多路復用器616輸出 的信號。在示範性實施例中，多路復用器616接收k個分接控制信號的k分之一。在此 實施例中，第二多路復用器516接收分接控制信號的k分之一第二高有效位。舉例來說， 如果有12個分接控制位，那麼多路復用器616接收第4到第7位。分接控制信號控制經 由路徑631由第二多路復用器616輸出的信號。
第三分接延遲電路607經由路徑631和633接收第二多路復用器616的輸出。第三 分接延遲電路607產生經由路徑627傳輸到第三多路復用器617的輸出信號。第三多路 復用器617經由路徑631接收第二多路復用器616的輸出並經由路徑623接收第三分接 延遲電路607的輸出。由經由路徑612接收的分接控制信號的一部分確定由第三多路復 用器617輸出的信號。在示範性實施例中，第三多路復用器617接收k個分接控制信號 的k分之一。在此實施例中，第三多路復用器616接收分接控制信號的k分之一最低有 效位。舉例來說，如果有12個分接控制位，那麼多路復用器617接收第0到第3位。分 接控制信號控制經由路徑635由第三多路復用器617輸出的信號。
AND門640經由路徑655接收重設循環信號並經由路徑635接收所述多路復用器串 的輸出。AND門在邏輯上對信號進行求和，並產生施加於路徑290的重設時鐘信號。
以上描述本發明的示範性實施例。預期所屬領域的技術人員可能會設計且將設計在 字面上或通過等同原則而侵害所附權利要求書中陳述的本發明的替代實施例。
權利要求
1.一種用於根據用戶輸入和具有已知頻率的時鐘信號產生時鐘信號的裝置，所述裝置包括用於接收用戶輸入的構件，其中所述用戶輸入包含頻率乘數和頻率除數；用於接收來自主時鐘的主時鐘信號的構件；以及用於根據所述主時鐘信號產生輸出時鐘信號的構件，其中輸出時鐘信號的頻率是基於所述主時鐘信號的頻率乘以所述頻率乘數並除以所述頻率除數。
2. 根據權利要求l所述的裝置，其進一步包括用於基於溫度調節所述輸出信號的構件。
3. 根據權利要求l所述的裝置，其進一步包括用於基於過程變化調節所述輸出信號的構件。
4. 根據權利要求l所述的裝置，其進一步包括-用於校正所述輸出信號中產生的誤差的構件。
5. —種用於根據系統時鐘信號和用戶輸入產生本機時鐘信號的時鐘電路，所述電路包 括微處理器接口，其接收和存儲從所述用戶接收的頻率乘數和從所述用戶接收的頻 率除數；可編程緩衝鏈，其基於系統時鐘頻率和從所述微處理器接口接收的所述頻率乘數而產生具有乘數頻率的本機時鐘信號；以及環形分頻器，其產生輸出時鐘信號，所述輸出時鐘信號所具有的頻率是基於所述 本機時鐘的所述乘數頻率除以從所述微處理器接口接收的所述頻率除數。
6. 根據權利要求5所述的時鐘電路，其進一步包括重設緩衝鏈，其產生傳輸到可編程緩衝鏈的重設信號。
7. 根據權利要求5所述的時鐘電路，其進一步包括控制單元，其控制所述可編程緩衝鏈的操作。
8. 根據權利要求7所述的時鐘電路，其中所述控制單元將信號傳輸到所述可編程緩衝鏈，以針對溫度校正所述產生的乘數頻率。
9. 根據權利要求7所述的時鐘電路，其中所述控制單元將信號傳輸到所述可編程緩衝鏈，以針對過程變化校正所述產生的乘數頻率。
10. 根據權利要求7所述的時鐘電路，其中所述控制單元接收所述系統時鐘信號、所述 本機時鐘信號和所述頻率乘數並輸出重設循環信號和分接控制信號。
11. 根據權利要求IO所述的時鐘控制電路，其中所述控制單元包括N循環計數器，其接收所述系統時鐘信號，對所述系統時鐘信號的循環進行計數 並在預定數目的循環之後產生重設信號。
12. 根據權利要求11所述的時鐘電路，其中通過將總振蕩周期除以誤差量乘以所述頻率 乘數的平方與4來計算所述預定循環數目。
13. 根據權利要求ll所述的時鐘電路，其中所述控制單元包括脈衝計數器，其接收所述本機時鐘信號並對所述本機時鐘信號的循環進行計數， 且產生指示所述本機時鐘信號的所述循環數目的信號。
14. 根據權利要求13所述的時鐘電路，其中所述控制單元包括二進位搜索模塊，其接收來自所述N循環計數器的所述信號、來自所述脈衝計數 器的所述信號和N計數器目標值，並產生包含分接控制值的分接控制信號。
15. 根據權利要求14所述的時鐘電路，其中所述控制單元進一步包括單步模塊，其接收來自所述二進位搜索模塊的所述分接控制信號，並執行由所述 分接控制信號的上升和下降組成的群組中的功能之一以校正誤差，並將經步進的分 接控制信號傳輸到緩衝鏈分接控制模塊，所述緩衝鏈分接控制模塊接收來自所述二 進位搜索模塊的分接控制信號和來自所述單步搜索模塊的所述經步進的分接控制 信號，並選擇性傳輸所述分接控制信號和所述經步進的分接控制信號中的一者。
16. 根據權利要求15所述的時鐘電路，其中所述控制單元包括重設循環模塊，其接收來自所述N循環計數器的所述重設信號以及所述本機時鐘信號，並產生重設信號。
17. 根據權利要求15所述的時鐘電路，其中所述可編程緩衝鏈包括多個分接延遲模塊，其基於經由多個輸入接收的分接控制信號產生多個信號，其中所述多個分接延遲模塊中的第一模塊具有連接到所述緩衝鏈的輸出的輸入；以及 多個多路復用器，其連接成一串，其中除了所述串中所述多個多路復用器中的所 述第一者以外，所述多個多路復用器中每一者的輸入均連接到所述串中所述多個多 路復用器中前一者的輸出和所述多個分接延遲模塊中一者的多個輸出，且所述串中 所述多個多路復用器中所述第一者的輸入連接到可編程緩衝鏈的所述輸出和所述 多個分接延遲模塊中一者的所述多個輸出，且其中所述多個多路復用器中每一者的 輸出連接到所述多個分接延遲模塊中與所述串中所述多個多路復用器中的隨後一 者相連接的一者的輸入和所述多個多路復用器中所述隨後一者的輸入，且所述串中 所述多個多路復用器中的所述最後一者的輸出連接到所述可編程緩衝鏈的所述輸 出。
18. —種用於根據系統時鐘產生本機時鐘信號的方法，其包括-接收包含頻率乘數和頻率除數的輸入； 接收系統時鐘信號；以及產生本機時鐘信號，其中所述本機時鐘信號的頻率得自於所述系統時鐘信號的所 述頻率乘以所述頻率乘數並除以所述頻率除數。
19. 根據權利要求18所述的方法，其進一步包括-監視所產生的所述本機時鐘信號；以及調節所產生的所述本機信號以針對溫度變化調節所述頻率。
20. 根據權利要求18所述的方法，其進一步包括監視所產生的所述本機時鐘信號；以及調節所產生的所述本機信號以針對過程變化調節所述頻率。
21. 根據權利要求18所述的方法，其中所述本機時鐘信號的所述頻率等於所述系統時 鍾信號的所述頻率乘以所述頻率乘數並除以所述頻率除數乘以二。
全文摘要
一種用於基於提供頻率乘數和頻率除數(297)的用戶輸入而根據系統時鐘信號(205)產生本機時鐘信號(298)的裝置和方法。所述頻率乘數和頻率除數存儲在接口(200)中。電路接收系統時鐘信號並產生本機時鐘信號。所述本機時鐘信號的頻率等於所述系統時鐘信號的頻率乘以所述頻率乘數並除以所述頻率除數乘以二。
文檔編號G06F1/04GK101111812SQ200680003798
公開日2008年1月23日 申請日期2006年1月30日 優先權日2005年2月4日
發明者羅森多·布拉卡蒙特斯·德爾·託羅 申請人:愛特梅爾公司