一種用於逐次逼近型模數轉換器的高速開關時序的製作方法

2023-06-15 09:54:46 1

一種用於逐次逼近型模數轉換器的高速開關時序的製作方法
【專利摘要】本發明提供一種用於逐次逼近型模數轉換器的高速開關時序，模數轉換器包括:N位順序連接的電容組，每位電容組均包括第一電容陣列、第二電容陣列；第一位電容組處於第二連接狀態，其餘電容組處於第一連接狀態；第一連接狀態為：第一電容陣列的下極板連接低電平電壓，第二電容陣列的下極板連接高電平電壓；第二連接狀態為：第一電容陣列的下極板連接高電平電壓，第二電容陣列的下極板連接低電平電壓；比較器，所有第一電容陣列的上極板與比較器的第一輸入端連接，所有第二電容陣列的上極板與比較器的第二輸入端連接；與比較器連接的邏輯模塊，按照內部存儲時隙指令控制電容組的連接狀態。本發明的時序可使模數轉換器的電容面積更小，轉換速度更快。
【專利說明】一種用於逐次逼近型模數轉換器的高速開關時序

【技術領域】
[0001] 本發明涉及模數轉換領域，特別是一種用於逐次逼近型模數轉換器的高速開關時 序。

【背景技術】
[0002] 模數轉換器作為連接模擬系統和數字處理系統的橋梁，其低功耗設計顯得尤為重 要。逐次逼近型模數轉換器由於其高速、結構簡單、面積小、功耗利用率高而廣泛應用於各 種1?速低功耗系統中。
[0003] 逐次逼近型模數轉換器一般為電容式結構。現有的模數轉換器受到工藝的限制， 一般N位的模數轉換器需要採用大於N+2對電容組實現模數轉換工作，其單位電容取值一 般較大，而且需要很大的電容面積，從而導致模數轉換過程中速度偏慢，降低了逐次逼近型 模數轉換器的整體速度。


【發明內容】

[0004] 本發明要解決的技術問題是提供一種用於逐次逼近型模數轉換器的高速開關時 序，能夠有效減少電容面積，並且轉換速度更快。
[0005] 為解決上述技術問題，本發明的實施例提供一種用於逐次逼近型模數轉換器的高 速開關時序，包括一模數轉換器，其中，所述模數轉換器包括：
[0006] N位順序連接的電容組，每位電容組均包括第一電容陣列以及第二電容陣列；其 中，第一位電容組處於第二連接狀態，其餘電容組處於第一連接狀態；所述第一連接狀態 為：第一電容陣列的下極板連接低電平電壓，第二電容陣列的下極板連接高電平電壓；所 述第二連接狀態為：第一電容陣列的下極板連接高電平電壓，第二電容陣列的下極板連接 低電平電壓；
[0007] 比較器；其中，所有第一電容陣列的上極板與所述比較器的第一輸入端連接，所有 第二電容陣列的上極板與所述比較器的第二輸入端連接；
[0008] 與所述比較器連接的邏輯模塊，按照內部存儲的時隙指令控制電容組的連接狀 態。
[0009] 其中，最後兩個有效位電容組為單位電容組，其第一電容陣列以及第二電容陣列 均為一個單位電容；其餘電容組為二進位電容組，其第一電容陣列以及第二電容陣列均包 含2 N+K個單位電容；其中，K為所屬電容組的有效位數，N大於2。
[0010] 其中，所述邏輯模塊按照內部存儲的時隙指令執行如下步驟：
[0011] 步驟1 :選取第1位電容組作為目標電容組；
[0012] 步驟2 :判斷比較器的比較結果；若所述第一輸入端的輸出小於所述第二輸入端 的輸出時，則進行步驟3,否則進行步驟4 ;
[0013] 步驟3 :將下一有效位電容組設為目標電容組，若該下一有效位電容組為最後一 位電容組，則將該新的目標電容組設置為第三連接狀態並重新判斷比較器的比較結果，之 後結束；否則將該新的目標電容組設置為第二連接狀態並回到步驟2 ;
[0014] 步驟4:若該下一有效位電容組為最後一位電容組，則將當前目標電容組設置為 第三連接狀態並重新判斷比較器的比較結果，之後結束；否則將目標電容組恢復為第一連 接狀態，並將下一有效位電容組設為目標電容組，同時將該新的目標電容組設置為第二連 接狀態，之後回到步驟2;
[0015] 其中，所述第三連接狀態為：第一電容陣列的下極板以及第二電容陣列的下極板 均連接高電平電壓。
[0016] 本發明的上述方案具有如下有益效果：
[0017] 本發明中的邏輯模塊能夠根據時隙指令控制電容組的連接狀態，從結構上來講， 本發明的時隙可使N位的模數轉換器只需採用N位電容組即可實現模數的轉換，因此所需 電容面積更小，從而轉換速度更快。

【專利附圖】

【附圖說明】
[0018] 圖1為本發明中模數轉換器的結構示意圖；
[0019] 圖2-圖5為4位逐次逼近型模數轉換器採用本發明時隙的工作原理圖；
[0020] 圖6表示採用本發明時隙的N位逐次逼近型模數轉換器的逐次逼近波形圖。

【具體實施方式】
[0021] 為使本發明要解決的技術問題、技術方案和優點更加清楚，下面將結合附圖及具 體實施例進行詳細描述。
[0022] 如圖1所示，一種N位逐次逼近型模數轉換器，包括：
[0023] N位順序連接的電容組1，每位電容組1均包括第一電容陣11列以及第二電容陣 列12 ;其中，第一位電容組處於第二連接狀態，其餘電容組處於第一連接狀態；所述第一連 接狀態為：第一電容陣列11的下極板連接低電平電壓，第二電容陣列12的下極板連接高電 平電壓；所述第二連接狀態為：第一電容陣列11的下極板連接高電平電壓，12第二電容陣 列的下極板連接低電平電壓；
[0024] 比較器2 ;其中，所有第一電容陣列11的上極板與所述比較器2的第一輸入端連 接21，所有第二電容陣列12的上極板與所述比較器2的第二輸入端連接22 ;
[0025] 與所述比較器2連接的邏輯模塊3,按照內部存儲的時隙指令控制電容組的連接 狀態。
[0026] 本發明中的邏輯模塊3能夠根據時隙指令控制電容組1的連接狀態，從而從結構 上來講，本發明的時隙可使N位的模數轉換器只需採用N位電容組1即可實現模數的轉換， 因此所需電容面積更小，從而轉換速度更快。
[0027] 具體地，在本發明的上述實施例中，最後兩個有效位電容組為單位電容組，其第一 電容陣列11以及第二電容陣列均為一個單位電容；其餘電容組為二進位電容組，其第一電 容陣列以及第二電容陣列均包含2 N+K個單位電容；其中，K為所屬電容組的有效位數，N大 於2。
[0028] 具體地，在本發明的上述實施例中，所述邏輯模塊3按照內部存儲的時隙指令執 行如下步驟：
[0029] 步驟1 :選取第1位電容組作為目標電容組；
[0030] 步驟2 :判斷比較器2的比較結果；若所述第一輸入端21的輸出小於所述第二輸 入端22的輸出時，則進行步驟3,否則進行步驟4 ;
[0031] 步驟3 :將下一有效位電容組設為目標電容組，若該下一有效位電容組為最後一 位電容組，則將該新的目標電容組設置為第三連接狀態並重新判斷比較器的比較結果，之 後結束；否則將該新的目標電容組設置為第二連接狀態並回到步驟2 ;
[0032] 步驟4:若該下一有效位電容組為最後一位電容組，則將當前目標電容組設置為 第三連接狀態並重新判斷比較器的比較結果，之後結束；否則將目標電容組恢復為第一連 接狀態，並將下一有效位電容組設為目標電容組，同時將該新的目標電容組設置為第二連 接狀態，之後回到步驟2;
[0033] 其中，所述第三連接狀態為：第一電容陣列11的下極板以及第二電容陣列12的下 極板均連接高電平電壓。
[0034] 下面結合圖2-圖5以4位逐次逼近型模數轉換器為例，對本發明的時隙原理進行 詳細描述：
[0035] 本實施例的4位逐次逼近型模數轉換器具有4位順序排列電容組，圖2-S1所示的 是本模數轉換器處於初始狀態下連接狀態，其第一位電容組處於第二連接狀態（即其第一 電容陣列C1連接高電平電壓V Mf，第二電容陣列C' 1連接低電平電壓)，其餘電容組處於第 一連接狀態（C2、C3、C4的下極板連接低電壓電平C' 2、(T 3、(T 4的下極板接高電壓電 平，其中C3、(T 3、C4、(T 4均為一個單位電容，C2和2均包含2個單位電容(即2n+k 個單位電容，K=2)，Cl和(Τ 1均包含4個單位電容；
[0036] 當該模數轉換器開始工作時，進行初次比較階段：比較器2 (圖1)比較第一輸入端 21 (圖1)以及第二輸入端22 (圖1)的大小（即電壓義與^的大小)，若％小於V2，則邏輯 模塊3 (圖1)設置第2位電容組進入到第二連接狀態(如圖2-S2);若％大於V2，則邏輯模 塊3 (圖1)將第1位電容組恢復到第一連接狀態，之後邏輯模塊3 (圖1)將第2位電容組 進入到第二連接狀態，此時模數轉換器處於如圖2-S3所示的狀態。
[0037] 之後如圖3所示，開始進行模數轉換的第2次比較階段：若模數轉換器處於S2所 示狀態，比較器2 (圖1)再次比較此時的第一輸入端21 (圖1)以及第二輸入端22 (圖1) 的大小（即％+1#/2與￥2的大小，由於此時第2位電容組的單位電容數量是第1位電容組的 一半，所以此時的電壓V Mf只有原來的一半大小)，若VVMf/2小於V2，則邏輯模塊3 (圖1) 設置第3位電容組為第二連接狀態(如圖3-S21);若VVMf/2大於V2，則邏輯模塊3 (圖1) 將第2位電容組恢復到第一連接狀態，並將第3位電容組設為第二連接狀態(如圖3-S22)。 如圖4所示，若模數轉換器處於S3所示狀態，當進行第2次比較階段時，比較器2 (圖1) 比較此時的第一輸入端21 (圖1)以及第二輸入端22 (圖1)的大小（即Vi-Vd/2與V2的 大小)，若LU2小於V2，則邏輯模塊3 (圖1)設置第3位電容組為第二連接狀態(如圖 4431);若Vi-Vd/2大於V2，則邏輯模塊3 (圖1)將第2位電容組恢復到第一連接狀態，並 將第3位電容組設為第二連接狀態(如圖4-S32)。
[0038] 此後進入第3次比較階段：如圖5所示，若模數轉換器處於S22所示狀態，由於下 一電容組為最後一位電容組，當比較器2 (圖1)比較的第一輸入端21 (圖1)小於第二輸 入端22 (圖1)，即Vi+Vd/4小於V2，則圖5-221所示，邏輯模塊3 (圖1)將最後一位電容組 (第4位電容組）設置為第三連接狀態(即C4、C' 4的下極板均連接高電平電壓）並重新判 斷比較器的比較結果，之後結束；當比較器2 (圖1)比較的第一輸入端21 (圖1)大於第二 輸入端22 (圖1)，則圖5-S222所示，將第三位電容組設置為第三連接狀態（即C3、(T 3的 下極板均連接高電平電壓)並重新判斷比較器的比較結果，之後結束。其餘狀態下進行第3 次比較階段的轉換規則相同，不再贅述。
[0039] 優選地，在比較過程中，電容組1兩端的共模電平時鐘應保持固定不變，可大大降 低比較器2的動態失調。其共模電壓可為高電平電壓的一半大小。
[0040] 綜上所述，本實施例4位逐次逼近型模數轉換器採用本發明的時隙後，只需要4為 電容組1即可實現模數的轉換工作。
[0041] 其中，採用本發明時隙的N位逐次逼近型模數轉換器的逐次逼近波形如圖6所示， 其中，實線代表比較器2 (圖1)的第一輸入端21 (圖1)的電壓，虛線代表比較器2 (圖1) 的第二輸入端22 (圖1)的電壓，通過邏輯模塊3 (圖1)的設置，不斷相互趨近。
[0042] 以上所述是本發明的優選實施方式，應當指出，對於本【技術領域】的普通技術人員 來說，在不脫離本發明所述原理的前提下，還可以作出若干改進和潤飾，這些改進和潤飾也 應視為本發明的保護範圍。
【權利要求】
1. 一種用於逐次逼近型模數轉換器的高速開關時序，包括一模數轉換器，其特徵在於， 所述模數轉換器包括： N位順序連接的電容組，每位電容組均包括第一電容陣列以及第二電容陣列；其中，第 一位電容組處於第二連接狀態，其餘電容組處於第一連接狀態；所述第一連接狀態為：第 一電容陣列的下極板連接低電平電壓，第二電容陣列的下極板連接高電平電壓；所述第二 連接狀態為：第一電容陣列的下極板連接高電平電壓，第二電容陣列的下極板連接低電平 電壓； 比較器；其中，所有第一電容陣列的上極板與所述比較器的第一輸入端連接，所有第二 電容陣列的上極板與所述比較器的第二輸入端連接； 與所述比較器連接的邏輯模塊，按照內部存儲的時隙指令控制電容組的連接狀態。
2. 根據權利要求1所述的時序，其特徵在於，最後兩個有效位電容組為單位電容組，其 第一電容陣列以及第二電容陣列均為一個單位電容；其餘電容組為二進位電容組，其第一 電容陣列以及第二電容陣列均包含2 Μ-Κ個單位電容；其中，K為所屬電容組的有效位數，N 大於2。
3. 根據權利要求2所述的時序，其特徵在於，所述邏輯模塊按照內部存儲的時隙指令 執行如下步驟： 步驟1 :選取第1位電容組作為目標電容組； 步驟2 :判斷比較器的比較結果；若所述第一輸入端的輸出小於所述第二輸入端的輸 出時，則進行步驟3,否則進行步驟4 ; 步驟3 :將下一有效位電容組設為目標電容組，若該下一有效位電容組為最後一位電 容組，則將該新的目標電容組設置為第三連接狀態並重新判斷比較器的比較結果，之後結 束；否則將該新的目標電容組設置為第二連接狀態並回到步驟2 ; 步驟4 :若該下一有效位電容組為最後一位電容組，則將當前目標電容組設置為第三 連接狀態並重新判斷比較器的比較結果，之後結束；否則將目標電容組恢復為第一連接狀 態，並將下一有效位電容組設為目標電容組，同時將該新的目標電容組設置為第二連接狀 態，之後回到步驟2 ; 其中，所述第三連接狀態為：第一電容陣列的下極板以及第二電容陣列的下極板均連 接高電平電壓。
【文檔編號】H03M1/38GK104218952SQ201310211031
【公開日】2014年12月17日 申請日期:2013年5月30日 優先權日:2013年5月30日
【發明者】朱樟明, 王祁鈺, 肖餘, 楊銀堂, 裘沈倩, 劉簾曦 申請人:西安電子科技大學