非易失性存儲器的體效應讀出方法
2023-06-15 21:08:06
專利名稱：非易失性存儲器的體效應讀出方法
技術領域：
本發明大體上涉及非易失性存儲器及其操作，更明確而言，涉及用於讀取此類存儲 器的技術。
背景技術：
本發明的原理可應用於各種類型的非易失性存儲器，包括現有的非易失性存儲器以 及預期使用正在開發的新技術的非易失性存儲器。然而，以快閃電可擦除及可編程只讀 存儲器(EEPROM)為例來說明本發明的實施方案，其中存儲元件是浮動柵極。
在目前的商業產品中，快閃EEPROM陣列的每一浮動柵極存儲元件通常通過以二 進位模式操作來存儲單一位數據，其中，將浮動柵極電晶體的閾值電平的兩個範圍定義 為存儲電平。浮動柵極電晶體的閾值電平對應於存儲於它們的浮動柵極上的電荷電平的 範圍。除了縮小存儲器陣列的大小外，目前的趨勢是通過在每一浮動柵極電晶體中存儲 多於一個位的數據來進一步增加此類存儲器陣列的數據存儲密度。此是通過定義多於兩 個的閾值電平作為每一浮動柵極電晶體的存儲狀態來實現，目前在商業產品中包括四個 此類狀態(每一浮動柵極存儲元件2位數據)。預期更多存儲狀態，例如每一存儲元件8 個乃至16個狀態。每一浮動柵極存儲器電晶體均具有其可實際操作的特定閾值電壓總 範圍(窗)，而且所述範圍被分成為用於若干狀態中的每一者的一個範圍外加所述狀態間 的邊限以便讓它們彼此明顯不同。
當每一存儲器單元中存儲的狀態數增加時，所述浮動柵極存儲元件上已編程電荷電
平的任何偏移的容限值便會下降。因為當每一存儲器單元存儲元件中存儲的狀態數增加 時，針對每一存儲狀態所指定的電荷範圍必然變窄且更緊密地放置在一起，所以必須以 增大的精確度執行所述編程，且所述已存儲的電荷電平中的能夠被容許的任何後編程偏 移(無論實際偏移還是表觀偏移)程度均會減小。存儲於一個單元中的電荷的實際偏移在 讀取、編程及擦除與所述單元具有某種程度的電耦合的其它單元(例如相同列或行中的單 元以及共享一線或節點的單元)時可能會受到幹擾。
已存儲電荷中的表觀偏移的發生原因是存儲元件間的場耦合。由於存儲器單元陣列
的大小縮減，且因為集成電路製造技術的改進的結果，此耦合的程度必定會提高。所述 問題最明顯地發生在已在不同時間被編程的兩組相鄰單元之間。編程其中 一 組單元以在 它們的浮動柵極中添加對應於一組數據的電荷電平。在利用第二組數據來編程第二組單 元之後，從第一組單元的浮動柵極中讀取的電荷電平經常表現得不同於已編程的電荷電 平，這是由於與第一組浮動柵極耦合的第二組浮動柵極上的電荷效應。這在第5,867,429 與5,930,167號美國專利中加以說明，所述專利的全文以引用方式併入本文中。這些專 利說明將所述兩組浮動柵極物理地互相隔離，或是在讀取第一組浮動柵極上的電荷時考 慮第二組浮動柵極上的電荷的效應。另外，第5,930,167號專利說明了僅以兩種狀態或 利用減小的邊限來選擇性編程多態存儲器(如高速緩衝存儲器)的若干部分的方法，以便 縮短初始編程所述數據所需要的時間。稍後讀取此數據，且以兩個以上的狀態或以增加 的邊限將其重新編程到所述存儲器中。
此效應存在於各種類型的快閃EEPROM單元陣列中。 一種設計的NOR陣列使其存 儲器單元連接在鄰近位(列)線之間並使控制柵極與字(行)線連接。各個單元包含一個浮動 柵極電晶體(具有或沒有與其串聯所形成的選擇電晶體)或通過單一選擇電晶體分離的兩 個浮動柵極電晶體。在以下SanDisk公司的美國專利與待決申請案中提出此類陣列及其 在存儲系統中的使用的實例，將所述美國專利與待決申請案的全文以引用方式併入本 文第5,095,344、 5,172,338、 5,602,987、 5,663,901、 5,430,859、 5,657,332、 5,712,180、 5,890,192及6,151,248號專利，以及第09/505，555(於2000年2月17日申請)與 0爆7，344(於2000年9月22日申請)號專利申請案。
一種設計的NAND陣列具有若干存儲器單元(例如8、 16乃至32)，所述單元是通過 任一端處的選擇電晶體沿著位線與參考電位線之間所形成的每一串以串聯形式連接。字 線與單元的控制柵極連接且形成於不同串聯串上。在以下美國專利中提出此類陣列及其
操作的相關實例，將所述美國專利的全文以引用方式併入本文5,570,315、 5,774,397 及6,046,935。簡而言之，在兩個步驟中將通常源自傳入數據的不同邏輯頁的兩位數據編 程成所述各個單元的四種狀態之一首先將一個單元編程成根據一位數據的一種狀態， 接著如果所述數據有必要的話，便將所述單元重新編程成其狀態中的根據傳入數據的第 二位的另一種狀態。
除了通過使編程更快來改進存儲器性能之外，還可通過加速讀出過程來改進性能。 縮短讀出時間可改進讀取與驗證操作期間的性能；且如果存儲器可加速驗證，則此會改 進寫入速度。這對於在任何兩個連續脈衝間皆需要驗證步驟的多態存儲器尤其成立，且 多態存儲器在每一驗證操作中需要若干讀出步驟。如果可減少或消除這些缺點，則可改
進非易失性存儲器系統的性能。
發明內容
簡而言之且一般而言，本發明提供一種用於讀出存儲器單元的方案，其尤其適用於 改進多電平非易失性存儲器系統的性能。此是通過以下方式實現的通過將被選定存儲 器單元的溝道放電到地電平而在被選定存儲器單元內設定初始狀態；在傳統源極(例如將 一個區塊中的NAND串的相同端連接在一起的共用電極)與控制柵極上施加電壓電平； 及在信號積分周期期間由於穿過單元的電流導通而允許單元位線在某一時間內充電。所 述存儲器單元的位線會接著充電，直到所述位線電壓高得足以切斷任何進一步的單元導
通。位線電壓的上升將按視所述單元的數據狀態而定的速率並上升到視所述數據狀態而 定的電平，且接著當所述位線(其目前發揮NAND串的源極的作用)電壓達到足夠高電平 以致達到電流會本質上切斷的體效應受影響的存儲器單元閾值時，所述單元關閉。更明 確地說，示範性實施例將此技術用於寫入操作的驗證階段以及讀取操作中的讀出。通過 在字線上施加恆定的與數據無關的電壓以及在沿所述相同字線的多個單元的源極側上 施加恆定的與數據無關的共用電壓電平來同時讀出這些單元。在源極側的電壓高於位線 側的電壓的意義上，源極側目前發揮漏極的作用。先前己放電的單元的位線隨後會在其 相應位線上造成指示其個別數據內容的電壓。
在本發明的子方面中，本發明允許實現單遍驗證操作以驗證正被編程的所有單元的 狀態(與單元目標狀態無關)。而對應位線將上升到的電平會因體效應而取決於單元的狀
態。可接著將此電平與對應於相應目標值的參考值作比較。此與現有技術(其需要多次充 電-放電，及每一編程脈衝之後的若干信號積分循環，每一目標狀態的一個循環需要一驗 證操作)相比改進了性能。
在本發明的另一子方面中，可改進讀取性能，因為可基於單一放電-充電循環確定所 有數據電平。由於給定單元位線上的電平接近數據內容所確定的漸近值，所以， 一旦達 到這些電平，就可將位線上的電平與一組參考電平作比較(依次或同時執行比較階段)。
在本發明的另一子方面中且在一組實施例中，周邊電路依次將參考電壓供應到位線 比較器。供應不同值的多路復用電路可同時使用所有參考值，或將參考值供應到比較器 的線本身可以時間多路復用方式接收各種參考值。儘管此最後技術需要改變參考供應線 上的電壓電平，但其實現速度要比針對每一數據電平重新充電與放電位線快。
本發明的另一方面是通過執行多個讀出子操作來讀出多態存儲器單元的狀態，每一 子操作採用不同控制柵極電壓，但在每一操作中通過經由先前己放電單元的源極對所述
先前已放電單元執行充電而讀出多個狀態。通過組合兩不同讀出技術的要素，可加速讀 出操作(因為在每一讀出子操作中讀取多個狀態)，而多個字線電壓的使用可提供足以分 辨所有數據狀態的動態範圍。
這些方面的特定實施例是基於具有NAND結構的快閃記憶體。沿著被選定字線的單 元沿著位線而連接到共用源極線。可使用所有位線結構，或將位線分成可交替讀出的位 線集的結構。
下文示範性實施例的說明中含有本發明的額外方面、特徵、優點及應用，應結合附 圖理解所述說明。
圖l是非易失性存儲器系統的方框圖，在其中說明本發明的實施方案的各種方面； 圖2說明圖1的存儲器陣列的現有電路與組織，所述存儲器單元陣列是NAND類型
的；
圖3繪示形成於半導體襯底上的NAND型存儲器陣列的沿著一列的橫截面圖4是圖3的存儲器陣列於其截面4一4處所取得的橫截面圖5是圖3的存儲器陣列於其截面5_5處所取得的橫截面圖6提供圖2到5的NAND存儲器單元陣列的示範性操作電壓的表1;
圖7說明圖2到5的NAND存儲器單元陣列的另一特徵；
圖8繪示當操作於四種狀態中時，圖2到5的NAND存儲器單元陣列的閾值電壓的 現有分布範例；
圖9A與9B繪示可使用於圖2到5的存儲器單元陣列中的示範性編程電壓信號；
圖IO說明基於放電被選定存儲器元件的動態讀出技術。
圖11說明依據本發明的示範性實施例的讀出技術。
圖12繪示依據本發明的存儲器陣列及周邊電路的一部分。
圖13A到13C繪示圖12的周邊電路上的變化。
圖14說明依據本發明的示範性實施例的混合讀出技術。
具體實施例方式
示範性非易失性存儲器系統
為提供特定範例，參考圖1到7，其說明特定非易失性存儲器系統，在所述非易失 性存儲器系統中實施本發明的各方面。圖1是快閃記憶體系統的方框圖。包括排列於一
矩陣中的多個存儲器單元M的存儲器單元陣列1受列控制電路2、行控制電路3、 c-源 極控制電路4及c-p-阱控制電路5控制。列控制電路2連接到存儲器單元陣列1的位線 (BL)，用於讀取存儲器單元(M)中所存儲的數據、用於確定編程操作期間所述存儲器單 元(M)的狀態以及用於控制位線(BL)的電位電平以促進編程或抑制編程。行控制電路3 連接到字線(WL)，以選擇所述字線(WL)中的一個字線，進而施加讀取電壓，施加與位 線電位電平(由列控制電路2控制)組合的編程電壓，及施加與p型區域(在圖3中標記為 "c-p-阱"ll)的電壓耦合的擦除電壓，其中在所述p型區域上形成存儲器單元(M)。 c-源 極控制電路4控制連接到存儲器單元(M)的共用源極線(在圖2中標記為"c-源極")。c-p-阱控制電路5控制c-p-阱電壓。
通過列控制電路2讀取出存儲器單元(M)中所存儲的數據且經由I/O線與數據輸入/ 輸出緩衝器6將所述數據輸出到外部I/O線。經由外部I/O線將待存儲於存儲器單元內 的程序數據輸入到數據輸入/輸出緩衝器6，並傳輸到列控制電路2。外部I/0線連接到 控制器20。
將用於控制快閃記憶體裝置的命令數據輸入到命令接口，其連接到與控制器20連 接的外部控制線。所述命令數據通知快閃記憶體請求什麼操作。將輸入命令傳輸到狀態 機8，其控制列控制電路2、行控制電路3、 c源極控制電路4、 c-p-阱控制電路5及數據 輸入/輸出緩衝器6。狀態機8可輸出快閃記憶體的狀態數據，例如準備就緒/忙碌或通過 /失敗。
控制器20連接到或可與主機系統(例如個人計算機、數字相機或個人數字助理)連 接。由主機起始命令，例如將數據存儲於存儲器陣列1內或從所述陣列l讀取數據，並 分別提供或接收此類數據。控制器將此類命令轉換成命令電路7可解釋與執行的命令信 號。控制器通常也包含緩衝器存儲器，其用於將用戶數據寫入到存儲器陣列或從所述存 儲器陣列讀取用戶數據。典型存儲器系統包括 一個集成電路晶片21，其包括控制器 20;以及一個或一個以上集成電路晶片22,每一晶片22包含存儲器陣列與相關聯的控 制、輸入/輸出及狀態機電路。當然，趨勢是將系統的存儲器陣列與控制器電路一起集成 在一個或一個以上集成電路晶片上。可將所述存儲器系統嵌入為所述主機系統的一部 分，或是可使其包含在存儲卡中，所述存儲卡可以可移除方式插入主機系統的匹配插槽 中。此卡可包括整個存儲器系統，或控制器與存儲器陣列(具有相關聯周邊電路)可提 供在分離的卡中。
參考圖2，圖中說明存儲器單元陣列1的示範性結構。將以NAND型快閃EEPROM 作為實例來說明。在特定實例中，將所述存儲器單元(M)分割為1，024個區塊。存儲在每
一區塊中的數據被同時擦除。因此，區塊是可同時擦除的數個單元的最小單位。在此實 例中，每一區塊中存在8,512列，其分成偶數列與奇數列。還將位線分成偶數位線(BLe) 與奇數位線(BLo)。在每一柵極電極處連接到字線(WLO到WL3)的四個存儲器單元被串 聯連接以形成NAND單元單位或NAND串。所述NAND單元單位的一個端子經由第一 選擇電晶體而連接到對應位線(BL)，所述第一選擇電晶體的柵極電極耦合到第一選擇柵 極線(SGD);而所述NAND單元單位的另一端子經由第二選擇電晶體而連接到c-源極， 所述第二選擇電晶體的柵極電極耦合到第二選擇柵極線(SGS)。雖然為簡化起見圖中繪 示每一單元單位中包含四個浮動柵極電晶體，然而可以使用更多數目的電晶體，例如8、 16、 32乃至64個。
在此實例中，在用戶數據讀取與編程操作期間，同時選擇4,256個單元(M)。所述被 選定的單元(M)具有同一字線(WL)，例如WL2，並具有同一種類的位線(BL)，例如偶數 位線BLeO、 Ble2到BLe4254。因此，可同時讀取或編程532個字節的數據且將此數據 單位稱為頁。由於在此實例中每一NAND串包含4個單元且每一讀出放大器有兩個位線， 所以一個區塊可存儲至少八頁。當每一存儲器單元(M)存儲兩位的數據(即多電平單元) 時， 一個區塊存儲16頁。在此實施例中，所述存儲器單元的每一者的存儲元件(在此情 況下是所述存儲器單元的每一者的浮動柵極)存儲兩位的用戶數據。
圖3繪示圖2中示意繪示的類型的NAND單元單位在位線(BL)方向的橫截面圖。在 p型半導體襯底9的表面上，形成p型區域c-p-阱11，用n型區域10封閉所述c-p-阱， 以使所述c-p-阱與所述p型襯底電絕緣。n型區域10經由導體(其填充第一接觸孔(CB)) 與n型擴散層12而連接到c-p-阱線(其由第一金屬M0製成)。p型區域c-p-阱H也經由 第一接觸(CB)與p型擴散層13而連接到所述c-p-阱線。所述c-p-阱線連接到c-p-阱控制 電路5(圖1)。
每一存儲器單元具有存儲與單元中所存儲的數據相對應的量的電荷的浮動柵極 (FG)、形成柵極電極的字線(WL)，及由n型擴散層12製成的漏極與源極電極。經由隧 穿氧化物膜(14)而在c-p-阱的表面上形成浮動柵極(FG)。所述字線(WL)經由絕緣體膜(15) 堆疊在浮動柵極(FG)上。源極電極經由第二選擇電晶體(S)與第一接觸孔(CB)而連接到由 第一金屬(MO)製成的共用源極線(c-源極)。所述共用源極線連接到c-源極控制電路(4)。 漏極電極經由第一選擇電晶體(S)、第一接觸孔(CB)、由第一金屬(MO)製成的中間布線板、 以及第二接觸孔(V1)而連接到由第二金屬(M1)製成的位線(BL)。所述位線連接到列控制 電路(2)。
圖4與5分別繪示存儲器單元(圖3的截面4一4)與選擇電晶體(圖3的截面5 — 5)沿
字線(WL2)方向的橫截面圖。每一列均通過形成於所述襯底中且填充有隔離材料的溝槽 而與相鄰列隔離，即為眾所周知的淺溝槽隔離(STI)。所述浮動柵極(FG)通過STI與絕緣 體膜15及字線(WL)彼此隔離。浮動柵極(FG)間的間隔可為約0.1 um，且所述浮動柵極 間的電容性耦合可能會相當大。因為選擇電晶體的柵極電極(SG)是在與浮動柵極(FG)及 字線(WL)相同的形成工藝步驟中形成的，所以其呈現出堆疊式柵極結構。使用每一選擇 柵極的一個接點使形成選擇柵極線(SG)的這兩個層電短接在一起，因為在STI實施例中 在STI定義期間將聚-1層蝕刻成隔離開的帶。蝕刻字線時，也蝕刻聚1帶，而留下作為 隔離導體駐留於選擇柵極溝道上方的聚1柵極。不過，聚-2層會形成導電線，其使各個 聚-1選擇柵極相互連接，以便形成沿與字線平行的方向延伸的選擇柵極線。
在特定實例中，圖6的表I總結所施加的用以操作存儲器單元陣列1的電壓，每一 存儲器單元的浮動柵極存儲兩位，具有狀態"11"、 "10"、 "01"、 "00"中的一個狀態。 此表顯示選擇字線"WL2"與位線"BLe"以用於讀取與編程的情況。通過使c-p-阱上 升到20V的擦除電壓，並使被選定區塊的字線(WL)接地，可擦除所述被選定區塊的數 據。由於未被選定區塊的字線(WL)、位線(BL)、選擇線(SG)及c-源極全部被置於浮動狀 態下，所以，這些線也上升到(例如)8V的中間電壓，這是由於與c-p-阱的電容性耦合。 因此，僅向所述被選定存儲器單元(M)的隧穿氧化物膜14(圖4與5)施加強電場，而當隧 穿電流流過所述隧穿氧化物膜14時，所述被選定存儲器單元的數據被擦除。在此實例 中，已擦除單元是四個可能狀態中的一個狀態，即"11"。
為了在編程操作期間在浮動柵極(FG)中存儲電子，將所述被選定字線WL2連接到 編程脈衝Vpgm且使所述被選定位線BLe接地。另一方面，為抑制其內將不發生編程的 存儲器單元(M)上的編程，在編程開始時使對應的位線BLe連接到正電壓Vdd(例如3 V)，
以便隔離其串溝道並使其上浮到先前所述的抑制條件。也在所有未被選定的位線BLo 上執行此編程抑制。未被選定的字線WL0、WL1及WL3連接到10V，第一選擇柵極(SGD) 連接到Vdd,而第二選擇柵極(SGS)接地。因此，將正在被編程的存儲器單元(M)的溝道 電位設定為OV。由於與所述字線(WL)的電容性耦合會上拉溝道電位，所以正被抑制的 單元的溝道電位會上升到大約8 V。如以上所說明，因此在編程期間僅向存儲器單元(M) 的隧穿氧化物膜(14)施加強電場，且相較於擦除時，隧穿電流以相反的方向流過隧穿氧 化物膜14,然後邏輯狀態從"11"變為其它狀態"10"、 "01"或"00"中的一個狀態。 可選擇各種其它編碼方案來表示這些狀態，以便在隨後論述中使用名稱E(擦除)、A(最 低閾值編程狀態)、B(高於A的閾值)及C(最高閾值編程狀態)。
在讀取與驗證操作中，使選擇柵極(SGD與SGS)及未被選定字線(WL0、WL1及WL3)
上升到4.5 V的讀取導通電壓，以確保位線與共用源極線間的電流可流經它們。所述被 選定字線(WL2)連接到一個電壓，其電平是為每一讀取與驗證操作所指定的電平，以便 確定有關存儲器單元的閾值電壓是否達到此電平。例如，在讀取IO操作(狀態A)中，使 所述被選定字線WL2接地，因此檢測所述閾值電壓是否高於OV。在此讀取情況下，可 以說讀取電平是0 V。在驗證01操作(狀態C)中，使所述被選定字線WL2連接到2.4 V， 因此驗證閎值電壓是否已達到2.4V。在此驗證情況下，可以說驗證電平是2.4V。
將所述被選定位線(BLe)預充電到高電平，例如0.7V。如果所述閾值電壓高於讀取 或驗證電平，貝U，由於所述非導電存儲器單元(M)，有關位線(BLe)的電位電平會保持所 述高電平。另一方面，如果閾值電壓低於讀取或驗證電平，貝U，由於所述導電存儲器單 元(M)，有關位線(BLe)的電位電平會降到低電平，例如，小於0.5 V。以下說明讀取與 驗證操作的其它細節。
圖7繪示圖1的列控制電路2的一部分。每對位線(BLe與BLo)耦合到數據存儲部 分16,其包括兩個數據存儲(DS1與DS2)寄存器，每一者均能夠存儲一位數據。所述數 據存儲部分16在讀取或驗證操作期間讀出被選定位線(BL)的電位電平，然後以二進位 方式來存儲所述數據，並且於編程操作中控制所述位線電壓。通過選擇信號"EVENBL" 與"ODDBL"中的一個信號，所述數據存儲部分16選擇性連接到所述被選定位線(BL)。 數據存儲部分16也耦合到I/O線，以輸出讀取數據且存儲程序數據。如上文關於圖1 所述，1/0線連接到數據輸入/輸出緩衝器6。
每一存儲元件具有兩個以上狀態的存儲器系統的操作
圖8說明當每一浮動柵極存儲元件於每一存儲器單元(M)中存儲兩位數據(即四種數 據狀態)時，存儲器單元陣列1的閾值電壓分布。曲線33表示陣列1內處於已擦除狀態 (E數據狀態)下的單元的閾值電平Vt的分布，其是負閾值電壓電平。圖中繪示存儲A與 B用戶數據的存儲器單元的閾值電壓分布34與35分別在VVA與VvB之間及VVB與Vvc 之間。曲線36繪示已編程為C數據狀態的單元的分布，其是被設定為大於2 V且小於 4.5 V的讀取導通電壓的最高閾值電壓電平。 '
在此實例中，存儲於單一存儲器單元(M)中的兩位的每一者是來自不同的邏輯頁。 也就是說，存儲於每一存儲器單元中的兩位中的每一位均載有彼此不同的邏輯頁地址。
當輸入偶數頁地址(=0、 2、 4.....N/2)(其中N是存儲器的邏輯頁容量)時，存取圖8所
示的下部頁位。當輸入奇數頁地址(=1、 3、 5、 ...、 [N/2] + l)時，存取上部頁位。使用圖 8所示的示範性編碼，可將狀態E表示成"11"狀態，將狀態A表示成"10"狀態，將 狀態B表示成"00"狀態，且將狀態C表示成"01"狀態，其中第一個二進位數字表示存儲於上部頁中的值，而第二個二進位數字表示存儲於下部頁中的值。應注意，不應將 偶數及奇數頁地址與偶數及奇數位線混淆。
為了提供改進的可靠性，以讓所述各個分布變緊縮(使閾值分布變窄)為宜，因為較 緊縮的分布可帶來較寬的讀取邊限(分布之間的距離)。根據本發明，所述分布寬度可保 持較緊，而不會使編程速度明顯降低。
依據《1995年VLSI技術會議輯要》(Digest of 1995 Symposium on VLSI Technology) 中第129到130頁中的文章"多電平NAND EEPROM的快速準確的編程方法"("Fast and Accurate Programming Method for Multi-level NANDEEPROMs")，理論上，將分布限制 為0.2V的寬度要求於各步間使通常的重複性編程脈衝遞增0.2V，以引用的方式將所述 篇文章併入本文中。圖9A繪示現有的編程脈衝技術。圖示了編程電壓Vpgm波形。將 所述編程電壓Vpgm分成許多脈衝，而且逐個脈衝遞增0.2V。在此特殊實例中，Vpgm 的起始電平為12 V。
在所述脈衝間的周期中，實行驗證(讀取)操作。即，在每一編程脈衝間讀取正在被 並行編程的每一單元的編程電平，以確定其是等於還是大於正被編程的驗證電平。圖 9B(其是圖9A的更詳細版本)針對每一單元存儲四個位的存儲器顯示此點。如果確定給 定存儲器單元的閾值電壓已超過驗證電平，則通過將與所述給定單元的串聯單元單位連
接的位線的電壓從0 V上升到Vdd來停止或抑制所述位的編程。相同頁上的正被並行編 程的其它單元的編程會繼續進行，直到它們依次達到其驗證電平為止。當所述閾值電壓 於單元的最後編程脈衝期間從驗證電平以下移到驗證電平以上時，所述閾值電壓的偏移 等於Vpgm的步長0.2 V。因此，將所述閾值電壓控制在0.2V寬度以內。
現在說明編程上述類型的陣列中的4態NAND存儲器單元的特定現有技術。在第一 編程遍中，根據來自較低邏輯頁的位來設定單元的閾值電平。如果所述位為"1"，則不 會執行任何操作，因為其是由於先前己擦除而處於所述狀態下。不過，如果所述位為"0"， 則使用VvA作為驗證電壓使單元的電平增到A已編程狀態34以抑制進一步編程。此結 束第一編程遍。
在第二編程遍中，根據存儲在所述單元中的來自上部邏輯頁的位來設定所述單元的 閾值電平。如果為"1"，則不會進行任何編程，因為所述單元視所述較低頁位的編程而 定處於狀態33或34中的一種狀態下，所述兩種狀態均載有為"1"的上部頁位。不過， 如果上部頁位為"0"，則第二次編程所述單元。如果第一遍使得所述單元仍處於己擦除 或E狀態33下，則將所述單元從所述狀態編程為最高臨界狀態36(狀態C)，如圖8的 上部箭頭所示且將Vvc用作驗證條件以抑制進一步編程。如果由於第一編程遍而已將所
述單元編程為狀態34(狀態A)，則在第二遍中使用VvB作為驗證.條件(如圖8的下部箭頭 所示)進一步將所述單元從所述狀態編程為狀態35(狀態B)。第二遍的結果是將所述單元 編程為所指定狀態以存儲來自上部頁的"0"，而無需改變在第一遍編程期間所寫入的邏 輯值。在此第二編程循環期間，單元的臨界分布可保持處於狀態E或A下，或偏移成狀 態B或C。由於在同一編程循環期間在不同單元中同時出現兩不同目標臨界狀態，因此 在每一編程脈衝之後必須檢查兩不同驗證電平Vvb與Vvc。在某些系統中，可僅在隨後 的電壓脈衝期間檢查Vvc以便加速整個編程循環。
當然，如果以四種以上狀態來操作所述存儲器，那麼在所述存儲器單元的已定義電 壓閾值窗內的分布數將會等於狀態數。此外，雖然已將特定位圖案指派給所述分布中的 每一個，但也可指派不同的位圖案，在此情況下，在其間進行編程的狀態可能會不同於 上述狀態。先前在NAND系統的背景技術中所參考的專利中已經討論過若干此類變化。 此外，在美國專利6,522,580中說明了用於減小以多個狀態操作的NAND及其它類型的 存儲器陣列中的相鄰單元耦合的影響的技術，也將所述專利的全文以引用方式併入本文 中。
大概位於分布33到36中的相鄰分布間的中途處的電壓VRA、 Vrb及Vrc用以從所 述存儲器單元陣列中讀取數據。這些電壓是正被讀取的每一單元的閾值電壓狀態與其作 比較的閾值電壓。通過分別將從所述單元測量出的電流或電壓與參考電流或電壓作比較 便可實現此目的。在這些讀取電壓與己編程閾值電壓分布間存在若干邊限，因此如上所 述，只要所述分布未與所述讀取電壓VRA、 Vkb及VRc中任何一者重疊，就允許所述分 布的由幹擾或類似因素引起的少許散布。不過，隨著存儲狀態分布數增加，此邊限會縮 小，因而可更精確地優選地執行所述編程，以防止此類散布。
先前說明假設兩個邏輯頁駐留於一個物理頁中，且在給定編程循環期間僅編程下部 邏輯頁或上部邏輯頁(而不是編程兩個邏輯頁)。標題為"用於編程和抑制多電平非易失 性存儲器單元的方法和系統'，("Method and System for Programming and Inhibiting Multi-Level Non-Volatile Memory Cells")的美國專利申請公開案US 2003/0112663說明 在一個編程操作期間編程一頁的所有物理狀態，所述公開案以引用方式併入本文中。在 圖8所示的每一單元四種狀態的情況下，如先前所述，將待編程為編程狀態A、 B、或 C中任一者的所有單元首先編程為狀態A。在待編程為這些狀態中任一者的所有單元已 被驗證達到狀態A之後且由於上部狀態B與C的數據已經存在於圖7的數據鎖存器DSl 與DS2中，所以編程循環可繼續進行而無需中斷或重新載入新數據，且可將應編程為狀 態B與C的單元繼續編程為狀態B。 一旦所有單元均達到此電平，則僅將需要編程為C
的那些單元繼續編程為所述狀態。如所述專利申請案中所述，可觀察到，某些位("快速 位")的編程比其它位("緩慢位")的編程快，而且實際上，當通過編程而從狀態A轉換 為狀態B及類似地從狀態B轉換為狀態C時，字線電壓有一定程度的減小為理想的。
儘管已說明特定編程方案，但也可使用其它可能方案。例如，美國專利6,046,935 說明一種編程方法，在所述方法中，在第一編程循環期間將被選定單元從狀態E編程為 狀態B。在第二編程循環期間，將單元從狀態E編程為狀態A且從狀態B編程為狀態C。 美國專利6,657,891詳細闡述此方法，其論述了可允許狀態B的初始分布延伸到較低閾 值限制乃至與第一編程循環結束時的最後狀態A重疊(只有在第二編程遍期間才緊縮為 其分布)。此外，可選擇與圖8所示的編碼方式不同的用以表示狀態E、 A、 B及C的二 進位編碼。將兩專利6，046，935與6,657,891以引用方式併入本文中。
替代性驗證與讀取技術
如背景技術中所述，需要改進多態非易失性存儲器的性能。本部分是關於改進讀出 操作，例如讀取操作及編程操作的驗證階段期間所執行的讀出操作。如以上關於圖9B 所述，通常在每一編程脈衝之後執行多達(N-1)個驗證操作，其中的每一驗證操作會向被 選定字線施加不同的控制柵極電壓值，其中N是MLC實施例中的狀態數。例如，對於 與每一單元2個位相對應的每一單元4個存儲狀態，通常在每一編程脈衝之後執行3個 驗證讀取操作。這些驗證操作中的每一個通常處於施加於被選定字線的連續較高讀取電 壓下。儘管以下技術均可實施於二進位存儲器中，但在多態應用中可最充分地實現其優 點。
在讀出非易失性存儲器單元時，無論所述讀出是作為讀取操作的部分還是作為編程 操作的驗證階段的部分，通常皆存在若干階段。這些階段包括向單元施加電壓以便其在 正確初始條件下針對其待讀出或測量的數據內容恰當偏壓，之後是測量與單元的狀態相 關的參數的積分周期。在EEPROM單元中，所述參數通常是電壓或源極-漏極電流，但 也可為受單元的狀態控制的時間或頻率。圖10示意性顯示此測量過程的讀出電壓的一 個實施例的實例。
圖IO繪示存儲器陣列的位線(例如，圖2所示位線中的一個位線)上的電壓電平。第 一階段設定單元上的柵極電壓。在第二階段中，將待讀取的單元的位線充電到預定電平。 積分時間是第三階段(其在時間^0處開始)，此時位線通過單元放電且電壓電平按視單 元的狀態而定的速率衰減。時間f^'之後，相對於參考電平Vw測量位線上的電壓電平。 如果電壓處於V^處或高於V^(如線501所示)，則視單元處於關閉狀態。如果電壓低於 V^(如線503所示)，則視單元處於開啟狀態，因此，控制柵極上的電壓高於單元的閾值
電壓。在美國專利6，222，762、 6,538,922及6，747，892(所述專利全部以引用方式併入本文 中)中以及這些申請案中所包含的參考內容中進一步說明此技術以及其它讀取存儲器單 元的方法。
讀出技術的使用需要平衡地選擇用以讀出單元的狀態的f'與參考電壓Vref:如果所 選取的f'太短，貝U 501與503會未充分分離，然而，如果所選取的f'太長，則503與501 會降低到地電平；同樣地，如果所選取的V^太高，則甚至會錯誤地將關閉單元讀取為 開啟單元(其是由於低電平洩漏電流)，然而，如果所選取的Vref太低，則甚至會錯誤地 將開啟單元讀取為關閉單元(其是由於開啟單元可載送有限數量的電流)。(應注意，待確 定的問題是所施加的控制柵極電壓Vcc是高於還是低於單元閾值，而且，由於此在測量 之前是未知的，所以在值的範圍內不存在先驗太高或太低的Vcc，即施加不同Vcc值並 非錯誤做法，但選擇不恰當的r'或Vw則是錯誤做法)。在必須區分緊密靠在一起的電平 的多態存儲器中，此問題會加重。因此，此通常是通過針對每一狀態或目標值的預充電 與放電(及對應的V^)來實施。
如圖9B所示，在多態編程操作期間，將需要執行此讀取過程以對照每一目標狀態 來驗證存儲器單元的狀態。為了通過一定程度地減少每一編程脈衝之後的驗證操作數來 提高寫入性能，在最初若干編程脈衝期間，可略過施加較高控制柵極電壓的驗證操作， 而且在最後的若干編程脈衝期間，也可略過施加較低控制柵極電壓的驗證操作。通過在 編程操作期間的任何給定時間處追蹤每一寫入區塊中的最高已編程與最低已編程單元， 可更巧妙、更安全及更有效地執行此略過，因為VT的關於施加於被選定控制柵極的每 一較高電壓編程脈衝的分布是階梯式。例如，只要沒有單元被驗證為已達到狀態2,即 可略過針對狀態3的驗證操作。在2004年6月10日公開的美國專利公開案 2004-0109362-Al中說明此"智慧型驗證"技術，所述專利公開案以引用方式併入本文 中。儘管上文說明過去執行驗證操作所採用的方法以及旨在使其更有效的改進，但其在 脈衝間仍需要多個驗證操作。本發明的發明概念改進了此情況。
應用於寫入過程時，本發明的原理方面以僅單一驗證操作來取代每一編程脈衝的 (N-l)個(或略微小於所述數目)驗證操作。此是通過向被選定字線施加單一固定高值讀取 電壓(例如，2.4 V,其是用於辨識最高已編程臨界狀態與其它較低已編程狀態間的典型 字線電壓)，並同時通過用以下方式利用體效應來對照每一單元自己的目標狀態來驗證每 一單元而實現向NAND陣列(圖2)的傳統源極線施加電壓(例如2 V)，同時接通SGS 電晶體，以便將此電壓傳輸到被選定區塊中的NAND串的傳統源極側。在信號積分周期 開始之前通過使位線接地並向SGD施加足夠高的電壓而使傳統漏極(即位線)放電到地
電平，以便確保所有位線均得以預放電。在積分周期期間，最初導電的單元的相應位線 電壓將會上升，直到每一單元達到其閾值電壓並切斷對其相應位線的進一步充電為止， 此點之後位線電壓將不再實質性上升。重要的是，應注意，所述位線正在發揮存儲器單 元的源極的作用，因此，每一存儲器單元的閾值電壓將通過體效應而為源極電壓的函數。 圖11示意性說明此點。
圖11繪示位線的響應於讀出操作的電壓電平(圖IIC)，以及由字線供應到被選定行 中的單元的控制柵極的電壓VwiX圖IIA)、供應到選擇單元的共用源極線的電壓(圖11B) 及參考電平(圖IID)，其是針對通過載送單一參考電壓的總線線路將這些電壓中的三個 電壓依次供應到讀出放大器的參考電壓輸入側的情況。因此，圖IIA到圖IIC分別表示
被選定存儲元件的控制柵極(VwL)、源極(Vs。『e)及漏極(VBL)處的電壓。關於可併入示範
性實施例中的NAND陣列操作的各種細節，可參閱以下美國專利與專利公告6,373，746; 5,570,315; 5,652,719; 5,521,865; 5,870,334: 5,949,714; 6,134,140; 6,208,560; 6,434,055; 6,549,464; 6,798,698; 20050013169; 5,969,985; 6,044,013; 6,282,117; 6,363,010;及 6,545,909，所述專利與專利公告全部以引用方式併入本文中。
除被選定元件的控制柵極、源極及漏極電壓之外，對於NAND實施例，也需要設定 NAND串上所需要的其它電壓需要完全開啟所述串中的其它存儲元件；需要最遲在預 充電(或，更準確而言，預放電)階段的開始前接通漏極側選擇柵極(SGD);及將需要最遲 在時間f=0前接通源極側選擇柵極(SGS)。圖lla中通過虛線示意性繪示f=0之後這些其
它電壓的相對值。vsgs、 Vsgd及vread分別對應於讀取操作期間源極側選擇柵極電壓、 漏極側選擇柵極電壓及施加於區塊中的未被選定字線的電壓。例如，Vsgs與Vs(jD可為5
V，只是為了確保這些電晶體是接通的(儘管存在體效應)，VwL可為3.5 V(或任何最高的 比較電壓VTH)，而Vread高於Vwl。所選取的Vread也高於通常的5 V(例如，7V)，以 便沿著NAND串的所有其它單元皆為"接通"(雖然其閾值受體效應的影響而升高)， 且其可能處於最高編程狀態下。(已論述f =0之前的這些值，但並未明確地加以說明， 因為此處存在若干選項。)以下進一步論述這些值(尤其是最後的值)。
圖11以初始狀態(階段l)開始，所述初始狀態與先前曾經一直進行的任何過程相對 應。圖中繪示V^具有某一初始值且繪示所有其它值均為低，但此僅為任意開始點。階 段2是預充電(更準確而言，預放電)階段，其中為階段3(其開始於^0處)的讀出過程作 準備而使位線接地以設定初始條件。在NAND陣列中，接通漏極側選擇電晶體(SGD)以 允許電荷流出並在整個過程期間保持如此，從而允許位線在階段3與4中反向充電。時 間^0之前，將為源極線充電，因此，當接通單元時，電流可流入以依據單元的狀態為
位線充電。在時間^0處，字線電壓VwL上升，從而允許位線在階段3中充電。在階段 3期間，使f-O之前保持處於接地處的位線與接地斷開並任其浮動，從而使其充電到視 單元電流而定的較高電壓。
如圖11C所示，字線一旦在^0處升高，位線即開始充電。由於為沿字線的所有單 元施加相同Vwl,所以讀取集(或讀取頁)的所有單元將充電。因此，此將適於以上所引 用的NAND參考內容中的許多參考內容中以及2003年12月31日所申請的第10/751,097 號美國專利申請案(將所述申請案以引用方式併入本文中)中所述種類的結構中的所有 偶數或奇數位線，或2002年9月24日所申請的第10/254,483號美國專利申請案(將所 述申請案以引用方式併入本文中)中所述的所有位線(或ABL)類型的結構中的所有位線。 在替代實施例中，源極電壓Vcs與字線電壓Vwl皆可在^0之前上升，其中所述選擇線 中的一者用以在f=0處開始所述過程。
將相同Vw!^施加於所有單元時，給定單元的位線將按一速率充電，並由於體效應而 朝向基於所述單元上所存儲的數據狀態的漸近電壓值。在階段3期間沿著圖11C的時間 軸針對四態單元顯示此點。當這些位線電壓開始分離時，即可區分不同的數據狀態。在 某一時間r'處，可將VBL值與參考值作比較。儘管f =0之後不久進行讀取可減少讀取時 間，但其也可能導致更加不準確，因為值仍在上升；因此， 一般等到值在其漸近值處或 附近開始平穩為宜以改進準確性。即使此可能稍微慢於較早即開始讀取的情況，但其將 仍比以上關於圖10所述的種類的放電方法快，因為僅需要用單一位線充電過程來讀取 所有數據狀態。與基於單元放電速率的動態讀取的種類不同，在圖11的過程中，可同 時讀出所有狀態，因為位線值將各自平穩為視已測量單元的狀態而定的不同值。相反，
圖10的動態讀出將需要針對每一不同比較點經歷完整充電-放電循環。
在f^'處，在階段4的讀取過程期間可將每一位線上的電平同時或依次與多個參考 值作比較。圖12示意性繪示一個實施例的陣列與周邊電路的一部分。
圖12繪示所有位線(ABL)排列中的一陣列的兩區塊的一部分。如圖所示，在區塊i 的共用源極線c-source—i 111位於區塊! 的頂部處選擇柵極線SGS—i的上方，選擇柵極線 SGSj進而位於存儲器單元的上方，而區塊i+l排列成其共用源極線c-source一i+l位於 底部處的意義上，區塊i相對於區塊i+l反轉。考慮待讀取沿字線WL1—i 109的存儲器 單元的情況。在此情況下，將圖11A的電壓Vwl施加於WLl_i 109且將圖11B的電壓 施加於c-source—i 111,不遲於？=0接通源極與漏極側上的未被選定字線與選擇柵極。在 此以及以下圖式中，為了表示簡單起見，將讀出放大器電路全部繪示為位於陣列的上部 側上。在實際實施方案中，交替位線的電路可位於陣列的底部側上，如2005年3月11
日所申請的第11/078,173號美國專利申請案中所述，所述申請案以引用方式併入本文中。 被選定讀取頁中的所有NAND串將具有所施加的相同Vs。^e與相同Vwl，因為其也 將適用於與被選定NAND區塊關聯的其餘電壓(施加於未被選定字線與選擇柵極)不同 之處在於，存儲於被選定行的單元的浮動柵極上的電荷(其將確定對應位線上的電壓電平 的上升速度與範圍)，其對應於圖IIC的不同線。例如，在位線j上的單元113上，此將 控制位線BLj 107上的電平，此後沿著全局位線GBLj 105將所述電平傳達到對應的比較 器101j。沿著線103將比較值供應到比較器。雖然在先前時間處在線103上供應並穩定 化這些不同比較值，但可在時間f'之後在階段4期間執行所述比較操作，如圖IID所示。
如以下關於圖13所述，線103可為具有依次供應的不同比較值(Vc。mp)的單一線，或為
用於各種比較值的分離線，此後會將所述比較值多路復用到比較器中。在另一變化形式
中，可將全局位線中的每一者的電平供應到多個比較器，以便並行地與不同V。。mp值作比較。
同時讀出所有電平的優點包括由於比較操作的並行化而獲得的性能增益。不過，同
時讀出所有電平會損害讀出放大器的面積與複雜性，其中每一讀出放大器將包括(N-1) 個比較器。此外，將需要(N-1)個總線線路遞送同時讀出與區分N個狀態所需要的(N-1) 個參考電壓。或者，如果依次執行比較操作，則可將讀出放大器設計成更加簡單且佔用 電路小片的較小部分。應注意，在典型ABL結構中，每一全局位線具有專用讀出放大 器，而且在更傳統的奇數/偶數讀出中，每一讀出放大器專用於一個全局位線對。用依次 方式執行比較階段的另一優點在於，與字線按相同方向行進的單一總線線路可用於以時 間多路復用方式將參考電壓遞送到駐留於每一存儲器平面末端處的所有讀出放大器。此 也節省電路小片面積。不過，會存在某些性能與功率/能量損失，其與為參考總線線路電 壓充電(N-1)次相關聯。也可將存儲器設計成時間多路復用比較操作，但會使用若干參考 電壓總線線路進行此操作。也可加以組合，其中(例如)8態存儲器(N-8)可具有4個總線 線路，而且，可將讀出放大器設計成每一讀出放大器使用所述參考總線線路中的兩個同 時讀出2個狀態，而將其它2個參考總線線路充電到下一對參考電壓，從而減小參考總 線線路的充電時間的性能影響。重要的是，應注意，位線充電或放電階段是相對較慢的 過程，其會花費約若干微秒。通過公式I-CdV/dt規定此時間，其中I是不可大於存儲 器單元電晶體的飽和電流的電流(對於接通單元，I的典型值是約數微安或更小)，C通常 是位線電容(其通常受全局位線電容控制)，而dV是可靠且無噪聲操作所需的讀出節點 電壓的最小變化且其在[50mV，500 mV]範圍內。美國專利公開案US-2005-0169082-A1 與2004-0057318-Al(其以引用方式併入本文中)說明(例如)ABL結構中的讀出節點(其並
非全局位線)的用法；因此，此種類的排列可實現更快的讀出，因為讀出節點的電容比全 局位線電容小得多。將讀出節點電壓與參考電壓作比較的比較操作是非常快的操作，其 可以僅花費若干毫微秒，或幾十毫微秒。提供這些示範性數字旨在說明通過從使用(N-1) 個序列讀出操作變為使用(例如傳一讀出操作(其可利用最多(N-1)個序列比較操作)來提 高性能的要點。
到此為止的論述主要是針對四態存儲器單元(每一個存儲2位數據)的情況。不過， 當在每一單元上存儲更多個狀態時，可能無法通過使用單一字線電壓來區分所有的狀 態。即使可區分所有可能的數據狀態(無論存在三、四或更多此類狀態)，也會以將過程 分解成一個以上讀取為宜。例如， 一次區分所有狀態可能會需要偏壓條件，其會產生大 量讀取幹擾。為了能夠通過使用相同字線電壓及變化從位線遞送的體效應數量來讀取多 個數據狀態，必須採用比NAND存儲器的傳統讀取所需的電壓量高的電壓量來過度驅動
施加於NAND區塊的未被選定字線的VREAD電壓。應選擇較高VREAD值，其啟用已編程
為最高閾值電壓且目前正在通過具有正源極偏壓來讀取的存儲器單元的接通，所述偏壓 會使存儲器單元的高閾值進一步上升。因此，較高Vread値可能是必需的。這些高VREAD 值可造成讀取幹擾。為緩解此問題，可採用可確保沒有區塊會在重寫其數據前經歷足夠 讀取幹擾暴露的頻率執行讀取擦除(如第5,532,962號美國專利中所述，所述專利以引用 方式併入本文中)。如耗損均衡方案(如第6,230,233號美國專利、第US-2004-0083335-A1 號公開案及第10/990,189與10/281,739號申請案中所述，將所述專利全部以引用方式並 入本文中)中的操作方式，可通過將所述數據移到另一區塊來執行此數據重寫。也可設計 混合讀出方案，在所述方案內，在M(M〈N)個序列讀出操作中執行(N-1)個讀出操作，其 中所述M個操作中的每一個均需要讀出節點的放電/充電。可採用此混合方案來緩解可 能起因於許可源極/漏極電壓中的動態範圍的可用性的缺乏的問題，其中體效應的幅度以 及幹擾與可靠性問題可能需要將針對所有(N-1)個比較的單一驗證分解成多於一個的驗 證操作。儘管此混合讀出方案需要組合兩個看似相反的方法(使用多個字線讀取電壓，而 且通過經由單元的源極為單元充電來一次讀出多個狀態)，但其在以下關於圖14所述的 多態應用中相當有利。
以下示範性值集將有助於說明此新讀取方法。使用0 V(源極上)與0.5 V(漏極上)的 DC偏壓的外部儀器可測量存儲器單元的閾值電壓。通過控制柵極電壓的掃描，可獲得 漏極到源極電流相對於控制柵極電壓的特徵。可選擇合適的電流值(例如100nA)以定義 單元的閾值電壓。依據此靜態方法的測量，狀態E中的已擦除且隨後被軟編程的單元將 具有在-1.5 V到-0.5 V的範圍內的負閾值，狀態A中的單元將具有在0.3 V到0.9 V的範
圍內的Vth，狀態B中的單元將具有在1.5V到2.1 V的範圍內的VT，而狀態C中的單 元將具有在2.7V到3.3V的範圍內的Vlh。實際存儲器晶片通常採用動態讀出，其包括 在積分開始之前預充電位線(漏極)，且位線在積分周期期間的某一放電量將指示正被讀 出的單元是開啟還是關閉。可對動態讀出的參數加以選擇，使得通過以上關於圖10所 述種類的動態讀出所測量的Vth與通過靜態方法所測量的單元的Vth具有相同值或相近 值。
給定以上閾值分布，使用以上關於圖10所述的動態讀出方法針對四態存儲器的典 型讀取操作將由3個預充電與積分序列組成，每一個具有以下控制柵極電壓0V、 1.2 V 及2.4V。在控制柵極上施加OV時，讀出操作的接通結果將指示單元的狀態為E，而斷 開結果將指示單元的狀態為A、 B或C。在控制柵極上施加1.2 V時，讀出操作的接通 結果將指示單元的狀態為E或A，而斷開結果將指示單元的狀態為B或C。在控制柵極 上施加2.4V時，讀出操作的接通結果將指示單元的狀態為E、 A或B，而斷開結果將 指示單元的狀態為C。這三個讀出操作的序列的組合結果構成針對4態存儲器的讀取操 作，其指示每一單元的狀態。
在DC讀出期間且在採用0 V源極電壓及0.5 V漏極電壓的情況下，單元的閎值電 壓可為1 V。如果源極電壓升到0.5 V且漏極電壓升到l.OV(保持相同的漏極到源極電壓 值)，則浮動柵極上具有完全相同數量的電荷的相同單元將具有2.0V的體效應偏移VT。 (在此論述中，已假設源極體效應因數為2;對於其它因數，應對應地調整所述值。)換 句話說，主體偏壓增加0.5 V可對應於單元Vth增加l.OV。同樣地，以上所有數值僅為 示範性數值。關於圖IO所述的常規動態讀出包括將位線預充電到高預充電值(例如， 1.0 V)，然後釋放所述位線以使其放電而降到一值(例如，在接通單元的情況下為0.4 V) 或僅稍微下落而降到(例如)在斷開單元的情況下的0.9 V。在讀出積分周期結束時，將所 述位線電壓與參考值(例如，0.65 V)作比較，以便確定對應單元是接通還是斷開。在常 規動態讀出中，必須將NAND區塊中的未被選定字線驅動到充分高的Vread信(例如， 5.0V)以便確保未被選定字線上的單元不會妨礙位線電流的放電。
對於使用體效應使正被讀出的單元的VT上升的新讀出方案，也會增加過度驅動要
求，需要可能超過7.5 V的VREAD。此高VREAD值不會在編程/驗證操作期間造成問題， 因為對此VREAD值的暴露是每一區塊寫入操作一次暴露。不過，可執行讀取操作許多次，
此使存儲器單元暴露於會因較高VREAD值(其可在多個讀取操作後造成電荷過度隧穿進 入浮動柵極中)而加重的讀取幹擾。可使用讀取洗滌技術(例如，美國專利5,532,962中所 述的讀取洗滌技術)以便解除此類讀取幹擾問題。應注意，在大多數實施方案中，會注意
將讀取操作設計成儘可能接近地模仿驗證操作。這種做法旨在增加讀取的保真度。因此， 一個優選實施例包括在編程/驗證操作期間以及在讀取操作期間使用主體偏壓單一讀取 操作。
在編程操作期間，可對已存儲待編程成其對應單元中的狀態的相同鎖存器進行存 取，以便選擇在逐個位線基礎上驗證目標狀態所需要的讀出斷路點的恰當電平。例如， 如果要將一單元編程為狀態A，則所述單元的參考斷路點電壓可為(使用來自上文的示範 性值)1.5V，而編程為狀態B將需要l.OV的斷路點電壓，且編程為狀態C將需要0.5 V 的斷路點電壓。在一個實施例中，如圖13A所示，可將三個總線線路103a到103c(每一 總線線路載送這些電壓中的一個電壓)設計成沿與字線相同的方向延伸，使得每一位線比 較器101可通過MUX 121(其選擇信號103d是從保存與每一單元/位線相對應的目標狀 態數據的鎖存器導出)使用這三個參考電壓中的一個電壓。
在一不同實施例中，如圖13B所示， 一個總線線路103將依次載送所有三個電壓， 且每一位線的鎖存器數據將確定有效比較是否在正在將參考電壓(0.5 V、 1.0 V或1.5 V) 施加於線103的時間處。(由於讀取操作期間不存在可用鎖存器數據，所以將需要比較全 部三個值。)在另一實施例(圖13C)中，針對每一位線(假定ABL結構)或針對每一對位線 (假定更傳統的NAND結構)存在三個比較器101a到101c，且同時將位線電壓與三個參 考電壓作比較。這是以額外電路需要具有三個比較器為代價。或者，圖13B的單一比較 器可依次執行三個比較，從而提供更緊湊的設計。此及其它先前所述的依次操作的時間 損失可能非常小，因為每一操作均可在大約幾十毫微秒內完成，且可通過加以適當設計 的總線線路(具有小RC延遲)而使改變參考總線線路電壓所花費的時間非常小。在所有 這些依次實施例中，陣列的RC時間常數與必需的預充電或讀出時間均不規定狀態間讀 出延遲。此與現有實施例(其中重新充電-放電過程花費的時間明顯較長)的狀態間讀出延 遲相反。
如上所述，對於存儲許多狀態的單元，在許可源極/漏極電壓中可能會存在足夠的動 態範圍，因此體效應的幅度以及幹擾與可靠性問題允許在單一讀出操作中確定所有的狀 態。例如，考慮圖11的過程中的存儲器單元在每一存儲器單元中存儲8個狀態(或3個 位)的情況。對於所示的VwL值，圖llc所示的狀態可能僅為0、 1、 2及3狀態，VWL 太低以致於無法接通處於較高狀態(4、 5、 6及7)下的單元；或，如果V肌高得足以接通 處於這些較高狀態下的單元，則所有狀態O、 1、 2及3均可在上部曲線處封頂。
為了克服此動態範圍的缺乏，在另一方面中，本發明採用混合讀出技術。在這些實 施例中，結合單元放電、通過源極使其充電、然後讀出多個狀態而使用多個Vw^值，但
每一VwL值是依據關於圖ll所說明的方法。對於每一VwL值，讀出全部多個狀態的子 集，因此，當完成單獨的讀出子操作時，已完成針對所有狀態的讀出。因此，這些子集 通常全部截然不同，因為，儘管其可能會具有某些共同狀態，但其至少在某些成分上不 同。儘管通過非重疊子集可獲得更高效率，但是，在某些實施方案中，可能會更容易針 對額外準確性提供一定程度的重疊及確保不丟失狀態。此外，可能存在最高或最低子集 完全包含於更大的相鄰子集內的情況。
應注意，所述混合方法是組合兩個略微相反的技術圖11的技術消除針對切換字 線電壓以便讀取的需要，在具有多個讀取電壓的複雜性的情況下允許一次讀出所有狀態 (圖11的4態情況下)。相反，更普通的多個字線電壓方法將通常的作用指派給存儲器單 元的源極與漏極側，且可消除切換源極與漏極極性的更複雜操作，以實現體效應。組合 所述兩種方法最初看似會使讀出方案過度複雜。但通過考慮讀取幹擾相關問題所規定的 許可VKEAD電壓，可使得混合方法在l)具有可支持多態存儲器的高閾值窗、2)低得足以 使讀取幹擾降到擦除可管理電平的VREAD、及3)通過施加多個源極側電壓(其通過體效應 使閾值電壓上升且提供多個數據狀態的同時驗證操作)所獲得的性能增益間尋求最好折 衷。 '
圖14的排列方式類似於圖11。其針對每一單元系統3個位顯示在第一讀出子操作 中讀取四個狀態及在第二讀出操作中讀取另外四個狀態的過程。在此實例中，將相同比 較值集用於兩個狀態子集，儘管更一般而言，可在每一子操作中使用單獨的比較值集。 如上所述，所述過程可用於數據讀取與程序驗證，其中，由於可在編程操作中獲知目標 數據，所以僅需要在兩個子操作中出現目標狀態的一個子操作中檢査目標狀態即可。
更詳細地參考圖14，在時間&之前，情形與圖ll幾乎一樣，已使位線放電、為源 極線充電、及設定NAND串中的其它電晶體以提供此點；例如，保持VsGD開啟及VSGS (或Vwk或兩者)為低。 一旦建立這些初始條件，在f。與f;之間，源極與漏極選擇電晶體 即接通，NAND串中的未被選定電晶體即接通，而字線會達到第一值Vwu。此可使位 線(或讀出節點)充電到視單元的數據狀態而定的各種電平。Vwu會增到高得足以分離狀 態0、 1、 2及3，但不會高得以致於0與1狀態達到最高點而無法加以區分。在此實施 例中，Vwu留下較高狀態(4、 5、 6及7)未加分辨。
這些狀態一旦穩定，即可在~與f2之間如以上關於圖11所述將讀出節點電壓與各 種比較值作比較，儘管在此情況下使用四個值(而不是三個值)且在圖13A到13C中需要 作出對應的變化。此使得可確定每一單元是否具有對應於這些較低狀態的數據內容。此 處，連續執行針對四個狀態的讀出，儘管可如以上關於圖13所述同時執行所述比較中的一個或一個以上(對於四個比較點的變化，同樣如此)。
一旦在h處執行第一讀出子操作，字線電壓即升到Wu以區分在Vwu〉Vw^條件 下所分辨的狀態。(此處，從一個讀出操作進入下一讀出操作時字線電壓會逐步升高，盡 管其它實施例可使用VWU>VWL2)。在b與G之間，位線上的電平從其對Vwu的響應轉 換為其對VwL2的響應。
在圖14所示的實施例中，位線在讀出子操作間並不放電。在其它實施例中，位線
可在^與^之間放電以(例如)穩定化源極側上的預充電電平。可以若干方式執行此放電， 例如通過使Vsw到地電平而使被選定字線電壓到地電平(使Vwu下降或無需使其下降)，
或以其它方式切斷源極電壓同時使漏極側斷開以使被選定字線上的單元放電。用於完成 此放電的優選實施例將取決於特定存儲器的特性，其是基於例如使這些不同線上的電平
上升與下降所需的相對速度與功率消耗等因素。重新放電之後，接著會允許位線對VWL2
作出響應而反向充電。在上文中可以讀出節點取代字位線以便涵蓋讀出節點並非位線(如
ABL結構中)的情況。
對於所述實施例中的任一個，在時間G處，新字線電壓Vwu將分辨出所述狀態中
在Vwu的情況下未分辨出的某些狀態。在所述實例中，使用VwL2的偏壓條件能夠分離
狀態4、 5、 6及7，儘管較低狀態(確定在G與r2之間)目前已全部聚集在狀態4上方。
位線電平一旦在G處充分穩定化，即執行第二讀出子操作。此處，採用與VwL2相同的
方式以及相同的值執行此操作，儘管在兩情況下可使用不同值與技術。對於所述實例， 具有兩個字線值的所述兩個讀取足以涵蓋所有單元。在其它情況下，所述過程可繼續進 行到第三或更多額外讀出子操作，如果需要清晰分辨出所有狀態的話。
此部分中所說明的各種交替讀出技術在結合同時寫入多個狀態的編程方法使用時 可能特別有利。此方法通過按比例地延緩目標閾值電壓電平較低的單元的編程而允許多 個狀態的同時編程。此目標狀態相依編程延緩是通過建立各種強度(視目標狀態而定)的 半抑制或半增壓條件來實現。所得效率可通過將這些驗證/讀取方法與所有或至少多個狀 態的此同時編程組合來大大增強存儲器性能。此同時編程可基於不同單元的編程電壓(其 相依於單元的目標狀態)(如第6,738,289號美國專利中所述，所述專利以引用方式併入本 文中)或基於每一存儲器單元的目標狀態在逐個位線的基礎上控制編程速率。在第 11/196,547號美國專利申請案(其以引用方式併入本文中)中說明此類位線數據相依編程， 其中針對每一單元基於其對應的目標狀態獨立控制偏壓電平、允許流經的電流量或兩 者。對於這些方法中的任一個，可減小編程脈衝的數目；由於上述讀出技術會減少每一 此類脈衝間所需的驗證讀取的數目，所以效率可以倍增方式組合以改進存儲器性能。
介電存儲元件的替代用法
已針對使用導電浮動柵極作為電荷存儲元件的單元類型來說明以上實例。不過，可 結合納米晶體存儲器、相變存儲器、MRAM、 FERAM及2004年5月7日所申請的美國 專利申請案第10/841,379號(其以引用方式併入本文中)中所說明的其它各種存儲器技術 使用本發明的各種方面。例如，本發明也可實施於使用電荷捕獲電介質取代浮動柵極來 作為各個單元中的存儲元件的系統中。所述介電存儲元件夾在導電控制柵極與所述單元
的溝道區域內的襯底之間。雖然可將所述電介質分成具有與浮動柵極相同的大小與位置 的各個元件，不過，通常沒必要如此，因為此電介質會局部捕獲電荷。所述電荷捕獲電 介質可延伸於整個陣列上，除了所述選擇電晶體或類似元件所佔據的區之外。
在下面的技術文章與專利中大體說明介電存儲元件存儲器單元，以引用的方式將所 述文章與專利的全文併入本文中陳(Chan)等人發表於1987年3月的"IEEE電子裝置 快報"(IEEE Electron Device Letters),第EDL-8巻，第3號，第93到95頁中的"真正 的單電晶體氧化物一 氮化物一氧化物EEPROM裝置"("A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device");野崎(Nozaki)等人發表於1991年4月的"IEEE 固態電路學報"(IEEE Journal of Solid State Circuits),第26巻，第4號，第497到501 頁中的"帶有MONOS存儲器單元的用於半導體盤應用的1-Mb EEPROM " ( "A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application");艾坦(Eitan) 等人發表於2000年11月的"IEEE電子裝置快報"，第21巻，第11號，第543到545 頁中的"NROM:新型局域捕獲，2位非易失性存儲器單元"("NROM:A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell");及第5,851,881號美國專利。
存在特定的可實際使用的電荷捕獲介電材料與配置。其中一種是三層式電介質，其 具有起初生長於所述襯底上的二氧化矽、沉積於其上的氮化矽層以及生長及/或沉積於所 述氮化矽層上的另一層氧化矽("ONO")。另一種是夾在所述柵極與所述半導體襯底表 面之間富含矽的二氧化矽的單層。後一種材料在下面兩篇文章中加以說明，所述文章的 全文以引用的方式併入本文中迪瑪麗亞(DiMaria)等人發表於1981年7月的"應用物 理學報"(J. Appl. Phys. 52(7))，第4825到4842頁中的"使用富含Si的SKV注入器和 浮動多晶矽存儲層的電可變只讀存儲器"("Electrically-alterable read-only-memory using Si-rich SIO2 injectors and a floating polycrystalline silicon storage layer"); 赫瑞(Hori)等人 發表於1992年4月的IEDM 92,第469到472頁中的"非易失性存儲器應用的具有植 入的矽的柵極-SI02絕緣體"("A MOSFET with Si-implanted Gate-Si02 Insulator for Nonvolatile Memory Applications" )。 2002年10月25日申請的第US 10/280,352號美國
專利申請案中也進一步論述介電存儲元件，以引用的方式將所述申請案併入本文中。
雖然已經針對特定實例及其變化形式來說明本發明，不過，應了解，本發明應在隨 附權利要求書的完整範圍內受到保護。
權利要求
1.一種操作沿著字線與位線連接的存儲器單元陣列的方法，其包含選擇多態存儲器單元以用於讀出操作；通過連接所述被選定存儲器單元所沿著的所述位線使所述被選定存儲器單元的讀出節點放電到地電平；在使所述被選定存儲器單元的所述讀出節點放電後向所述被選定存儲器單元的源極施加第一電壓電平；及向連接所述被選定存儲器單元所沿著的所述字線施加第二電壓電平，其中所述第一與第二電壓電平獨立於所述被選定單元內所存儲的數據內容；在施加所述第一與第二電壓電平後，允許在連接所述被選定存儲器單元所沿著的所述位線上產生對應電壓；執行第一讀出操作，其包括將所述被選定存儲器單元的所述讀出節點處所產生的所述電壓與第一多個參考值作比較，以便確定所述被選定存儲器單元的所述數據內容是否對應於所述多個狀態的第一子集中的一個狀態；在執行所述第一讀出操作後，向連接所述被選定存儲器單元所沿著的所述字線施加第三電壓電平，其中所述第二與第三電壓電平是截然不同的；在施加所述第三電壓電平後，允許在連接所述被選定存儲器單元所沿著的所述位線上產生對應電壓；及執行第二讀出操作，其包括將所述被選定存儲器單元的所述讀出節點處所產生的所述電壓與第二多個參考值作比較，以便確定所述被選定存儲器單元的所述數據內容是否對應於所述多個狀態的第二子集中的一個狀態，其中所述多個狀態的所述第一與第二子集是截然不同的且每一子集包含多個狀態。
2. 根據權利要求1所述的方法，其中所述第一與第二多個參考值是相同的。
3. 根據權利要求1所述的方法，其中所述多個狀態的所述第一與第二子集是不重疊 的。
4. 根據權利要求1所述的方法，其中所述多個狀態的所述第一與第二子集的組合所包 含的狀態少於所述多個狀態的全部狀態。
5. 根據權利要求l所述的方法，其進一步包含在所述第一讀出操作之後及在所述第二讀出操作之前，通過連接所述被選定存儲 器單元所沿著的所述位線使所述被選定存儲器單元的所述讀出節點放電到地電平。
6. 根據權利要求1所述的方法，其中所述讀出節點對應於連接所述被選定存儲器單元 所沿著的所述位線。
7. 根據權利要求1所述的方法，其中所述讀出節點是連接所述被選定存儲器單元所沿 著的所述位線的中間節點。
8. 根據權利要求1所述的方法，其中所述被選定存儲器單元是針對同時讀出操作所選 擇的多個存儲器單元中的一個。
9. 根據權利要求8所述的方法，其中沿著所述字線形成針對同時讀出操作所選擇的所 述多個存儲器單元。
10. 根據權利要求1所述的方法，其中所述陣列具有NAND結構。
11. 根據權利要求IO所述的方法，其中所述陣列具有所有位線結構。
12. 根據權利要求l所述的方法，其中在寫入操作的驗證階段期間執行所述讀出操作。
13. 根據權利要求l所述的方法，其中在讀取操作期間執行所述讀出操作。
14. 根據權利要求1所述的方法，其中將所述第一與第二讀出操作中沿著所述位線所產 生的所述電壓依次分別與所述第一與第二多個參考值中的至少某些參考值作比較。
15. 根據權利要求1所述的方法，其中將所述第一與第二讀出操作中沿著所述位線所產 生的所述電壓同時分別與所述第一與第二多個參考值中的至少某些參考值作比較。
16. —種同時確定存儲器陣列中的多個多態存儲器單元的狀態的方法，其中所述多個存 儲器單元沿著共用字線連接，其源極連接到共用源極線，且沿著截然不同的位線形 成，所述方法包含通過對應的位線使所述存儲器單元放電到地電平；隨後向所述共用源極線施加第一電壓電平； 隨後向所述字線施加第二電壓電平；響應於向所述字線施加所述第二電壓電平，確定所述存儲器單元中的每一者的數 據內容是否對應於所述多個狀態的第一子集中的一個狀態；隨後向所述字線施加第三電壓電平，其中所述第三電壓電平與所述第二電壓電平 不同；及響應於向所述字線施加所述第三電壓電平，確定所述存儲器單元中的每一者的所 述數據內容是否對應於所述多個狀態的第二子集中的一個狀態，其中所述多個狀態 的所述第一與第二子集是截然不同的且每一子集包含多個狀態。
17. 根據權利要求16所述的方法，其中確定所述存儲器單元中的每一者的所述數據內 容是否對應於所述多個狀態的第一或第二子集中的一個狀態包括允許在所述對應位線中的每一者上產生電壓；及將沿著所述位線所產生的所述電壓與多個參考值作比較，以便確定所述存儲器單 元的所述數據內容。
18. 根據權利要求16所述的方法，其中所述多個狀態的所述第一與第二子集是不重疊 的。
19. 根據權利要求16所述的方法，其中所述多個狀態的所述第一與第二子集的組合所 包含的狀態少於所述多個狀態的全部狀態。
20. 根據權利要求16所述的方法，其中所述陣列具有NAND結構。
21. 根據權利要求20所述的方法，其中所述陣列具有所有位線結構。
22. 根據權利要求16所述的方法，其中在寫入操作的驗證階段期間執行確定所述存儲 器單元中的每一者的所述數據內容是否對應於第一子集中的一個狀態與確定所述存儲器單元中的每一者的所述數據內容是否對應於第二子集中的 一個狀態。
23. 根據權利要求16所述的方法，其中在讀取操作期間執行確定所述存儲器單元中的 每一者的所述數據內容是否對應於第一子集中的一個狀態與確定所述存儲器單元 中的每一者的所述數據內容是否對應於第二子集中的一個狀態。
24. —種將多態數據同時寫入到存儲器陣列中的多個多態存儲器單元的方法，其中所述 多個存儲器單元沿著共用字線連接，其源極連接到共用源極線，且沿著截然不同的 位線形成，所述方法包含向所述字線施加共用編程脈衝，同時基於所述存儲器單元中的每一者的對應目標 狀態在逐個位線基礎上控制注入到所述存儲器單元中的每一者中的電荷數量；及 隨後執行驗證操作，其包含通過對應的位線使所述存儲器單元放電到地電平； 隨後向所述共用源極線施加第一電壓電平； 隨後向所述字線施加第二電壓電平響應於向所述字線施加所述第二電壓電平，確定所述存儲器單元中的每一者的數 據內容是否對應於所述多個狀態的第一子集中的一個狀態；隨後向所述字線施加第三電壓電平，其中所述第三電壓電平與所述第二電壓電平 不同；及響應於向所述字線施加所述第三電壓電平，確定所述存儲器單元中的每一者的所 述數據內容是否對應於所述多個狀態的第二子集中的一個狀態，其中所述多個狀態 的所述第一與第二子集是截然不同的且每一子集包含多個狀態。
25. 根據權利要求24所述的方法，其中確定所述存儲器單元中的每一者的所述數據內 容是否對應於所述多個狀態的第一或第二子集中的一個狀態包括允許在所述對應位線中的每一者上產生電壓；及將沿著所述位線所產生的所述電壓與多個參考值作比較，以便確定所述存儲器單 元的所述數據內容。
26. 根據權利要求24所述的方法，其中所述基於所述存儲器單元中的每一者的對應目 標狀態在逐個位線基礎上控制注入所述存儲器單元中的每一者中的電荷數量包括 基於所述存儲器單元中的每一者的所述對應目標狀態在逐個位線基礎上設定所述 位線上的電壓電平。
27. 根據權利要求24所述的方法，其中所述基於所述存儲器單元中的每一者的對應目 標狀態在逐個位線基礎上控制注入所述存儲器單元中的每一者中的電荷數量包括 基於所述存儲器單元中的每一者的所述對應目標狀態在逐個位線基礎上設定所述 位線上的電流限制。
28. —種非易失性存儲器，其包含存儲器單元陣列，其沿著字線與位線連接；及 讀取電路，其包括預充電電路，其可連接到一個或一個以上被選定存儲器單元的源極； 字線驅動電路，其可連接到連接所述被選定存儲器單元所沿著的所述字線，借 此可將多個讀出電壓施加於所述字線；及讀出電路，其可連接到所述一個或一個以上被選定存儲器單元的對應的一個或 一個以上讀出節點，藉此，在預充電階段中，可使所述被選定存儲器單元的所述 對應的讀出節點放電到地電平，且藉此在讀出模式中，可將響應於所述多個讀出 電壓而在所述被選定存儲器單元的對應讀出節點處產生的電壓與多個參考值作 比較，以便確定所述被選定存儲器單元的數據內容是否對應於所述多個狀態的子 集中的一個狀態，其中所述子集是所述多個狀態中的一個以上狀態。
29. 根據權利要求28所述的存儲器，其中針對所述多個讀出電壓中的一個以上讀出電 壓使用相同的多個參考值。
30. 根據權利要求28所述的存儲器，其中所述讀出節點對應於連接所述對應的被選定 存儲器單元所沿著的所述位線。
31. 根據權利要求28所述的存儲器，其中所述讀出節點對應於連接所述對應的被選定 存儲器單元所沿著的所述位線的中間節點。
32. 根據權利要求28所述的存儲器，其中所述一個或一個以上被選定存儲器單元是針 對同時讀出操作所選擇的多個存儲器單元。
33. 根據權利要求32所述的存儲器，其中針對同時讀出操作所選擇的所述多個存儲器 單元是沿著所述字線形成的。
34. 根據權利要求28所述的存儲器，其中所述陣列具有NAND結構。
35. 根據權利要求34所述的存儲器，其中所述陣列具有所有位線結構。
36. 根據權利要求28所述的存儲器，其中在寫入操作的驗證階段期間使用所述讀取電 路。
37. 根據權利要求28所述的存儲器，其中在數據讀取操作期間使用所述讀取電路。
38. 根據權利要求28所述的存儲器，其中讀出電路將讀出模式中在所述讀出節點處所 產生的所述電壓依次與所述多個參考值中的至少某些參考值作比較。
39. 根據權利要求28所述的存儲器，其中讀出電路將讀出模式中在所述讀出節點處所 產生的所述電壓同時與所述多個參考值中的至少某些參考值作比較。
40. 根據權利要求28所述的存儲器，其進一步包含寫入電路，其包括字線驅動電路，其可連接到連接所述被選定存儲器單元所沿著的所述字線，借 此可將編程脈衝施加於所述字線；及位線電平控制電路，其可連接到連接所述被選定存儲器單元所沿著的所述對應 位線，以基於所述對應存儲器單元中的每一者的對應目標狀態在逐個位線基礎上 控制注入到所述對應存儲器單元中的電荷數量。
41. 根據權利要求40所述的存儲器，其中所述位線電平控制電路包括數據相依偏壓電 路，其用於連接所述被選定存儲器單元所沿著的所述對應位線。
42. 根據權利要求40所述的存儲器，其中所述位線電平控制電路包括數據相依電流限 制電路，其用於連接所述被選定存儲器單元所沿著的所述對應位線。
全文摘要
本發明提供一種用於讀出存儲器單元的方案。通過被選定存儲器單元的溝道使被選定存儲器單元放電到地電平，接著將電壓電平置於傳統源極上且將另一電壓電平置於控制柵極上，並允許單元位線充電。所述存儲器單元的所述位線會接著充電，直到所述位線電壓高得足以切斷任何進一步的單元導通。所述位線電壓的上升將按視所述單元的數據狀態而定的速率並上升到視所述數據狀態而定的電平，且接著當所述位線達到足夠高的電平以致達到電流會本質上切斷的體效應受影響存儲器單元閾值時，所述單元會關閉。特定實施例執行多個此類讀出子操作，每一子操作採用不同的控制柵極電壓，但在每一操作中通過經由先前已放電單元的源極對所述先前已放電單元充電而讀出多個狀態。
文檔編號G11C11/56GK101351847SQ200680049490
公開日2009年1月21日 申請日期2006年12月21日 優先權日2005年12月28日
發明者尼瑪·穆赫萊斯, 傑弗裡·W·盧策 申請人:桑迪士克股份有限公司