具有總線主控設備的計算機系統中的功率降低方法
2023-06-19 17:51:41 1
專利名稱：具有總線主控設備的計算機系統中的功率降低方法
技術領域：
本發明一般地涉及功率管理領域。更具體地說，本發明涉及用於使得處理器進入低功率狀態的方法和系統。
背景技術：
高級配置和電源接口(ACPI)規範所定義的硬體和軟體環境使得作業系統(OS)軟體能夠完成系統配置和功率管理的可視性及控制。ACPI為計算機系統將功率管理和即插即用功能結合起來。ACPI描述了一組有效的處理器工作狀態以及這些狀態之間所允許的轉換。為處理器所定義的前四個狀態是C0、C1、C2和C3。C0狀態是一個正常工作狀態。C1狀態是一個低功率、低延遲(latency)的狀態，它無需晶片集邏輯的任何支持並且保留著所有緩存的上下文。C2狀態是一個比C1具有更低功率以及略長延遲的狀態，它需要晶片集的支持，但仍然保留著緩存的上下文。C3狀態是一個具有更低功率以及更長延遲的狀態，它也需要晶片集的支持，但是在該狀態中，所緩存的上下文有可能丟失。基於IA-32體系結構的系統一般將HALT(HLT)指令的使用映射到C1狀態，將STOPGTANT/QUICKSTART斷言(assertion)映射到C2狀態，並且將Deep Sleep(對處理器時鐘輸入信號的清除)操作映射到C3狀態。在C1和C2狀態，系統處理器可以偵聽(snoop)總線。在C3狀態中，系統處理器無法偵聽總線。
在啟用ACPI的OS中，基於輸入/輸出(I/O)活動以及處理器的可用狀態及其屬性，OS需要就「處理器應當進入何種低功率狀態」決定一種策略。為了幫助OS做出這種策略決定，ACPI系統提供了一個總線主控狀態(BM_STS)位和仲裁器禁止(ARB_DIS)位。ACPI系統還提供了多種控制方法，這些方法描述了處理器的各種可用狀態。BM_STS和ARB_DIS位使得OS能夠決定何時將處理器置入C3狀態，以及何時將處理器置入功率高得多的C2狀態。
用於在C2或C3低功率狀態之間做出決定的策略是基於系統在C3狀態中的能力。如上所述，處理器處於C3狀態時不能進行偵聽，此外在總線主控訪問當中還發生了存儲器/緩存一致性問題。因此，OS策略通過BM STS位來跟蹤總線主控訪問的活動。如果幾乎沒有活動，則它通過置位(set)BM_STS位來禁止總線仲裁器(其阻止總線主控的執行)，並將處理器置入C3狀態。
另外，OS確定C2/C3策略所持續的時間間隔將會影響系統的功率性能。對於一個ACPI OS而言，每個搶先(preempt)間隔都執行一次用於確定處理器的C狀態的策略。搶先被定義為周期性定時器所產生的中斷，也被稱為定時器中斷。一般而言，這個間隔是10ms-20ms之間的量級(該間隔與OS有關)。處理器在這一搶先時間內調度其所要執行的工作，當處理器完成這項工作時，它進入低功率狀態。
在將處理器置入低功率狀態的過程中，OS查看所述搶先期間內的剩餘時間以及總線主控訪問的頻率。為了進入C3狀態，OS要確保剩餘的搶先時間大於C3退出延遲，然後(通過檢查BM_STS位)判定在剩餘搶先時間內總線主控訪問的可能性。如果有時問用於C3退出，並且一直沒有總線主控活動，則OS將處理器置入C3狀態。
可見，空閒的低功率系統希望進入可能的最低功率處理器狀態(Cx狀態越高，功率就越低，例如，C3具有比C1低得多的功率)。另外，為了進入C3狀態，系統必須確保在處理器不能在這一狀態進行偵聽時，不會發生任何將影響存儲器和/或緩存的一致性的活動。此外，每個搶先間隔內都要至少執行一次用於確定將發生哪個Cx狀態的策略，或者每10ms左右執行一次該策略。這些條件定義了一個空閒C3狀態。然而，如果有什麼東西引發了緩存一致性問題，並且和搶先間隔一樣頻繁發生，那麼處理器將永不進入C3狀態。OS通過BM_STS位跟蹤所有的緩存一致性問題，並且如果BM_STS位被置位，則OS推斷它不能進入C3狀態。
以示例而非限制的方式圖示了本發明，在附圖中用相同的標號來表示類似的元件，其中圖1是圖示了根據本發明一個實施例的、具有不可緩存的存儲器的計算機系統示例的框圖。
圖2是圖示了根據本發明一個實施例的、具有寫通式(write-through)可緩存存儲器的計算機系統示例的框圖。
具體實施例方式
在一個實施例中，公開了這樣一種方法，該方法能夠避免通過置位BM_STS位以使處理器進入C3狀態，同時保持了存儲器一致性。通過改變總線主控緩衝區的緩存策略，許多總線主控活動就可以不產生緩存一致性問題，因此無需BM_STS位的跟蹤，從而使得處理器可以更經常地進入C3狀態。
在下面的描述中，出於解釋的目的，闡述了大量具體的細節，以提供對本發明的充分理解。然而，本領域的技術人員將會清楚，沒有這些具體的細節也能夠實現本發明。此外，為了在解釋中避免一些不必要的細節，一些公知的結構、過程和設備是以框圖的形式示出的，並以總體的方式進行引用。
一般，利用總線主控讀操作或寫操作來置位總線主控狀態(BM_STS)位。例如，在帶有USB設備的系統中，USB主控制器從存儲器中讀取描述符，以確定是否有什麼USB主控制器需要執行的操作。每毫秒都要從存儲器讀取描述符。大多數時間內，所述描述符都指示出沒有什麼USB主控制器需要執行的操作。傳統上，因為驅動器緩衝區是寫回式(write-back)可緩存的，所以要對BM_STS位進行置位，因此如果對其處的實際數據駐留在處理器緩存內的存儲區執行總線主控讀操作，並且處理器處於C3狀態，那麼在處理器被喚醒之前無法繼續總線主控操作。這是因為處理器在C3狀態中不能服務於偵聽周期。為了防止這種狀況，給定可能引起偵聽周期(BM_STS被置位)的任何先前流量，OS就置位ARB_DIS位以阻止任何總線主控操作。
至於對寫回式可緩存存儲器區域的總線主控寫操作，該存儲器區域的副本可能駐留於處理器的緩存內。為了保持一致性，任何對寫通式可緩存存儲器區域的總線主控寫操作都需要由處理器的緩存來偵聽。為了防止這種狀況的出現，OS對ARB_DIS位進行置位，以阻止任何總線主控操作。
通過可避免緩存和存儲器一致性問題的設計方案，處理器可進入低功率狀態。當驅動器所用的存儲器空間被標記並保持為不可緩存時，存儲器一致性問題就消失了。將這個存儲器空間標記為不可緩存的，這樣就能夠確保這一存儲器空間的副本不存在於處理器的緩存中，並且無需為由使用這一存儲器區域的設備所進行的總線主控訪問而偵聽處理器的緩存。當BM_STS被設計為在某一設備生成對不可緩存的存儲器空間的總線主控操作時不被置位的時候，OS可以更經常地將處理器置入低功率C3狀態。
或者，當驅動器所使用的存儲器空間被標記並保持為寫通式可緩存時，某些存儲器一致性問題就得到了解決。寫通式可緩存存儲器指的是在存儲器和處理器緩存中可以具有多份數據副本，但是這些副本都被維護為具有一致性的；任何讀操作都只是讀取本地副本，而對這一數據的某一副本的寫操作必須被複製到其它位置(存儲器或緩存)。這樣一來，總線主控存儲器讀操作就不需要處理器的任何交互，而對存儲器的總線主控寫操作需要處理器的緩存被偵聽(以更新它的數據副本)。對於這類配置，如果總線主控設備的存儲器被標記為寫通式可緩存的，則BM_STS位可被設計為，只有當這些設備產生對寫通式存儲器區域的總線主控寫訪問時才被置位。然而，對寫通式可緩存存儲器區域的總線主控讀訪問則不需要對BM_STS位進行置位，就使得OS能夠將CPU置入低功率C3狀態。
為了優化C3狀態的進入，下面的表圖示了應當如何根據正被訪問的存儲器區域的緩存能力來置位BM_STS
如該表所示，如果將總線主控緩衝區變為完全不可緩存的，就可以避免對BM_STS位的置位，而如果將總線主控緩衝區變為寫通式可緩存的，則對任何讀周期都可避免對BM_STS位進行置位。根據總線主控的行為，可以使用這些技術中的一種，使得處理器能夠更經常地進入C3狀態。
圖1是圖示了根據本發明一個實施例的、具有不可緩存的存儲器的計算機系統示例的框圖。USB設備135和140都通過USB主控制器120與計算機系統100相連。計算機系統100包括處理器102、存儲器控制器單元(MCU)105和存儲器110。一般來說，計算機系統100中的OS在每個時間段(例如，每11秒)上都調度一個周期性的搶先中斷。利用每個搶先中斷，OS為處理器102安排了一定量的工作來做。當處理器102完成所述工作時，處理器102在下一個搶先中斷之前被空閒起來。接著，處理器102做一些OS所安排的其他工作，然後處理器102再次空閒。
當處理器102空閒時，OS將處理器102置入先前所述的C1、C2或C3狀態之一。這些狀態中的每一個都具有不同的屬性。例如，C1狀態是大約2瓦的低功率狀態，並具有大約0.5微秒的退出延遲。C2狀態是大約1.5瓦的低功率狀態，並具有大約100微秒的退出延遲時間。C3狀態是大約0.2瓦的超低功率狀態，並具有約3微秒退出延遲。C3狀態是一種超低功率的處理器狀態。退出延遲時間是在發生搶先中斷時處理器102重新啟動所用的時間。
為了在存儲器緩存103和存儲器110之間保持一致性，偵聽是很重要的。當處理器102被置入C3狀態時，處理器102無法偵聽總線。例如，當處理器處於C3狀態時，如果USB主控制器120(或總線主控制器)原本想要控制總線並將數據寫入存儲器110，而對應的數據正好位於處理器緩存103中，那麼將會出現存儲器一致性問題。存儲器110中的數據將會比處理器緩存103中的數據更新，但由於處理器102無法偵聽總線，所以它不會注意到這一點。
為了防止存儲器一致性問題，ACPI規範要求禁止總線主控仲裁器145。通過對仲裁器禁止(ARB_DIS)位進行置位，就可以禁止總線主控仲裁器145。這可以防止總線主控仲裁器145將總線授予任何總線主控制器(包括USB主控制器)或設備。然而，置位ARB_DIS位將會影響USB主控制器120讀其幀列表的能力。如上所述，USB主控制器120經常(例如，每1毫秒)生成對存儲器110的總線主控訪問。
在本發明的一個實施例中，存儲器110中由總線主控設備使用的部分被設置為不可緩存的，並且對於由總線主控設備(USB主控制器120)進行的任何總線主控訪問，都不置位BM_STS位。這將導致OS忽略來自這個不可緩存總線主控設備的任何總線主控活動，而且它將不會影響到用於將處理器102置入C3狀態的OS策略。例如，當USB主控制器120執行總線主控寫操作以寫入不可緩存的存儲器110時，沒有什麼好擔心的緩存一致性問題。當USB主控制器120執行總線主控讀操作以從不可緩存的存儲器110讀取時，也沒有什麼存儲器一致性問題。因此，處理器102在由USB主控制器120進行的任何總線訪問期間，都無需對總線進行偵聽，因而可被置入低功率C3狀態。
為了優化這一類型的配置，MCU 105對於來自「不可緩存」總線主控設備(USB主控制器120)的任何總線主控訪問，都必須不向處理器102發出偵聽周期。有很多種方法可用來執行這類存儲器定型(typing)。例如，可將存儲器屬性寄存器編程到MCU中，以辨別存儲器的哪些部分是不可緩存的，或者，來自總線主控設備的一個單獨信號可以作為總線周期操作的發起者。
此外，由於「不可緩存」總線主控設備(USB主控制器120)不再產生緩存一致性問題，並且MCU 105不再生成到處理器102的偵聽周期，因此在ARB_DIS位被置位(正常情況下，這將迫使所有總線主控設備不工作)時，「不可緩存」總線主控設備也被允許工作。注意，這僅僅適用於「不可緩存」總線主控設備，其它可能產生一致性問題的所有總線主控設備在ARB_DIS位被置位時都需要被禁止。
圖2是圖示了根據本發明一個實施例的、具有寫通式可緩存存儲器的計算機系統示例的框圖。存儲器210被設置為對於總線主控設備(這種情形下，即USB主控制器220)所使用的存儲器來說是寫通式可緩存的，並且僅對於來自這一「寫通式可緩存」總線主控設備的總線主控寫操作而置位BM_STS位，但在來自這一「寫通式可緩存」總線主控設備的總線主控讀操作期間不置位BM_STS位。這使得緩存203和存儲器210在發生總線主控寫操作時可相互一致。雖然緩存203被圖示為處理器緩存，但是這一技術同樣適用於其它緩存實現。
為了優化這一類型的配置，MCU 210對於來自這一特定「寫通式可緩存」總線主控設備(USB主控制器220)的任何總線主控讀操作，都不向處理器202發送偵聽周期。有多種方法可用來執行這類存儲器定型。例如，可將存儲器屬性寄存器編程到MCU中，以辨別存儲器的哪些部分是寫通式可緩存的，或者，來自總線主控設備的一個單獨信號可以作為總線周期操作的發起者。
此外，由於「寫通式可緩存」總線主控設備對於存儲器讀周期不再產生緩存一致性問題，並且MCU 210對於來自這一「寫通式可緩存」總線主控設備的總線主控讀操作，不再向處理器202生成偵聽周期，因此在ARB_DIS位被置位(正常情況下，這將迫使所有總線主控設備不工作)時，允許「寫通式可緩存」總線主控設備執行總線主控讀操作。在ARB_DIS位被置位時，仍要阻止這一「寫通式可緩存」總線主控設備生成總線主控寫周期，但是總線主控讀操作可以繼續。注意，這僅僅適用於「寫通式可緩存」總線主控設備；其它可能產生一致性問題的所有總線主控設備在ARB_DIS位被置位時都需要被禁止。
本發明中各種方法的操作都可由數字處理系統中的處理單元來實施，所述處理單元可以執行電腦程式指令序列。所述操作可以包括帶有輔助處理器的硬體電路，所述輔助處理器專門用於執行功率管理的功能。可以使用包括存儲在存儲器中的指令的應用軟體來執行所述操作，所述存儲器可被視為一種機器可讀存儲介質。所述存儲器可以是隨機訪問存儲器、只讀存儲器、諸如大容量存儲器件的永久存儲型存儲器、或者這些器件的任何組合。執行指令序列將使得處理單元執行根據本發明的操作。所述指令可從一個存儲器件或者通過網絡連接而從一個或多個其它數字處理系統(例如，一個伺服器計算機系統)中被載入所述計算機的內存。所述指令可被同時存儲在幾個存儲器件(例如，DRAM和諸如虛擬內存的硬碟)中。結果，可由所述處理單元來直接執行這些指令。
在其它情況下，不可以直接執行所述指令，或者它們不可由所述處理單元直接執行。在這些環境下，通過讓處理器執行用於解釋所述指令的解釋器，或者通過讓處理器執行將所接收的指令轉換為可由處理器直接執行的指令的指令，就可以實現上述執行過程。在其它實施例中，可以使用硬連線電路取代軟體指令，或者將兩者結合起來實現本發明。因而，本發明並不限於硬體電路和軟體的任何特定組合，也不限於由計算機或數字處理系統執行的指令的任何特定源。
雖然已參考特定的示例性實施例描述了本發明，但是很清楚，在不偏離如本發明權利要求所述的更寬精神和範圍的前提下，可以對這些實施例做出多種修改和改變。由此，本說明書和附圖將被視為示例性的而非限制性的。
權利要求
1.一種方法，包括將總線主控設備所使用的存儲器設置為不可緩存的，所述存儲器和所述總線主控設備位於一個計算機系統中；對於由所述總線主控設備對所述存儲器進行的任何總線主控存儲器操作，都不置位總線主控狀態位；以及將所述計算機系統中的處理器置入低功率狀態。
2.如權利要求1所述的方法，其中，所述低功率狀態是一種深度睡眠狀態。
3.如權利要求1所述的方法，其中，所述低功率狀態是C3狀態。
4.如權利要求1所述的方法，其中，所述存儲器耦合到一個存儲器子系統，該子系統在由所述總線主控設備執行的任何總線主控訪問期間都不向所述處理器生成偵聽周期。
5.如權利要求4所述的方法，其中，在仲裁器禁止位被置位時，允許所述總線主控設備生成總線主控讀和寫操作。
6.一種其上存儲有指令序列的計算機可讀介質，所述指令可由一個系統來執行，並且所述指令在由所述系統執行時，使得所述系統執行一種方法，包括將總線主控設備所使用的存儲器設置為不可緩存的，所述存儲器和所述總線主控設備位於一個計算機系統中；對於由所述總線主控設備對所述存儲器進行的任何總線主控存儲器操作，都不置位總線主控狀態位；以及將所述計算機系統中的處理器置入低功率狀態。
7.如權利要求6所述的計算機可讀介質，其中，所述低功率狀態是一種深度睡眠狀態。
8.如權利要求6所述的計算機可讀介質，其中，所述低功率狀態是C3狀態。
9.如權利要求6所述的計算機可讀介質，其中，所述存儲器耦合到一個存儲器子系統，該子系統在由所述總線主控設備執行的任何總線主控訪問期間都不向所述處理器生成偵聽周期。
10.如權利要求9所述的計算機可讀介質，其中，在仲裁器禁止位被置位時，允許所述總線主控設備生成總線主控讀和寫操作。
11.一種系統，包括設置為不可緩存的存儲器；與所述存儲器相耦合的總線主控設備；以及與所述存儲器和所述總線主控設備相耦合的處理器，其中，當所述總線主控設備對所述不可緩存的存儲器執行存儲器操作，並且對於這些總線操作未置位總線主控狀態位時，所述處理器被置入低功率狀態。
12.如權利要求11所述的系統，其中，所述低功率狀態是一種深度睡眠狀態。
13.如權利要求11所述的系統，其中，所述低功率狀態是C3狀態。
14.如權利要求11所述的系統，還包括一個與所述存儲器相耦合的存儲器子系統，其中所述存儲器子系統在由所述總線主控設備執行的任何存儲器操作期間都不向所述處理器生成偵聽周期。
15.如權利要求14所述的系統，其中，在仲裁器禁止位被置位時，允許所述總線主控設備生成總線主控讀和寫操作。
16.一種方法，包括將總線主控設備所使用的存儲器設置為寫通式可緩存的，所述存儲器和所述總線主控設備位於一個計算機系統中；在所述總線主控設備對所述存儲器執行存儲器讀操作時，不置位總線主控狀態位；以及將所述計算機系統中的處理器置入低功率狀態。
17.如權利要求16所述的方法，還包括在所述總線主控設備對所述存儲器執行存儲器寫操作時，置位所述總線主控狀態位。
18.如權利要求17所述的方法，其中，在所述總線主控設備對所述存儲器執行存儲器寫操作時，不將所述處理器置入低功率狀態。
19.如權利要求17所述的方法，其中，所述低功率狀態是C3狀態。
20.如權利要求16所述的方法，其中，所述存儲器耦合到一個存儲器子系統，該子系統在由所述總線主控設備執行的任何總線主控讀操作期間都不向所述處理器生成偵聽周期。
21.如權利要求20所述的方法，其中，在仲裁器禁止位被置位時，允許所述總線主控設備生成總線主控讀操作。
22.一種其上存儲有指令序列的計算機可讀介質，所述指令可由一個系統來執行，並且所述指令在由所述系統執行時，使得所述系統執行一種方法，包括將總線主控設備所使用的存儲器設置為寫通式可緩存的，所述存儲器和所述總線主控設備位於一個計算機系統中；在所述總線主控設備對所述存儲器執行存儲器讀操作時，不置位總線主控狀態位；以及將所述計算機系統中的處理器置入低功率狀態。
23.如權利要求22所述的計算機可讀介質，還包括在所述總線主控設備對所述存儲器執行存儲器寫操作時，置位所述總線主控狀態位。
24.如權利要求22所述的計算機可讀介質，其中，在所述總線主控設備對所述存儲器執行存儲器寫操作時，不將所述處理器置入低功率狀態。
25.如權利要求22所述的計算機可讀介質，其中，所述低功率狀態是C3狀態。
26.如權利要求22所述的計算機可讀介質，其中，所述存儲器耦合到一個存儲器子系統，該子系統在由所述總線主控設備執行的任何總線主控讀訪問期間都不向所述處理器生成偵聽周期。
27.如權利要求26所述的計算機可讀介質，其中，在仲裁器禁止位被置位時，允許所述總線主控設備生成總線主控讀操作。
28.一種系統，包括設置為寫通式可緩存的存儲器；與所述存儲器相耦合的總線主控設備；以及與所述存儲器和所述總線主控設備相耦合的處理器，其中，當所述處理器處於低功率狀態，而沒有置位總線主控狀態位時，允許所述總線主控設備執行存儲器讀操作。
29.如權利要求28所述的系統，其中，當所述總線主控設備對所述存儲器執行存儲器寫操作時，不將所述處理器置入低功率狀態。
30.如權利要求28所述的系統，其中，當所述總線主控設備對所述存儲器執行存儲器寫操作時，所述總線主控狀態位被置位。
31.如權利要求28所述的系統，其中，所述低功率狀態是C3狀態。
32.如權利要求28所述的系統，還包括一個與所述存儲器相耦合的存儲器子系統，其中所述存儲器子系統在由所述總線主控設備執行的任何總線主控讀操作期間都不向所述處理器生成偵聽周期。
33.如權利要求32所述的系統，其中，在仲裁器禁止位被置位時，允許所述總線主控設備生成總線主控讀操作。
全文摘要
將由總線主控制器(145、245)訪問的系統存儲器(110、210)設置為不可緩存的。當系統處理器(102、202)處於低功率狀態時，對於涉及所述不可緩存的存儲器的任何總線主控制器傳輸周期，都不置位總線主控狀態位。
文檔編號G06F12/08GK1639671SQ03804416
公開日2005年7月13日 申請日期2003年2月25日 優先權日2002年2月27日
發明者詹姆斯·卡爾達什 申請人:英特爾公司