電容不匹配自動校正電路的製作方法
2023-09-24 01:54:55 1
專利名稱：電容不匹配自動校正電路的製作方法
技術領域：
本發明是關於一種電容不匹配自動校正電路，且特別是關於一種漸進式的電容不匹配自動校正電路。
背景技術：
在集成電路中，電容值的匹配度往往是一個重要的設計考量。諸如開關電容電路(switch-capacitor circuit)及數字模擬轉換器(DACdigital-to-analog converter)等，都有可能因為製程偏移所造成的電容不匹配而限制電路的效能，造成電路無法發揮原設計的水準。因此，對於集成電路設計來說，如何能對因製程偏移造成的電容不匹配做補償，而使設計電路發揮原有效能與精準度，便是一個重要的關鍵。
習知技術多數採用與原電容並聯架構組成的額外電容列來對電容不匹配做補償。當集成電路(集成電路即為積體電路，以下皆稱為集成電路)實現後，設計者量測電路輸出的轉換函數(transfer function)來判斷電容不匹配/偏移的量，然後利用雷射切除(laser trim)的方式將並聯電容列一一切除，或是利用離子光束集中(FIBfocused ion beam)的方式將並聯電容列一一接上，直到最後電路輸出的轉換函數與預期值相同時，即表示電容達到匹配結果。但不論是雷射切除或是離子光束集中，都需要額外的人力資源對已晶片化的集成電路做量測校正的工作，且會花費額外的費用與大量的時間，增加製造的成本。因此，若能將電容不匹配的校正補償工作整合至集成電路中，達到自動校正的效果，對於集成電路設計來說將是一大幫助。
中國臺灣專利申請案號92133509提出了如圖1所示的自動校正電路，利用DAC 104依序輸出多個模擬電壓進入取樣維持(sample and hold，簡稱為S/H)與切換電路102，接著由比較器100比較輸入電壓與前一電壓的大小差異，來決定選擇器108是否對DAC 104的電容做補償。補償電容的控制則由計數器111～113來決定。其缺點如下第一，原設計需要取樣維持與切換電路102，其中包括S/H電路與一隨時切換電路，增加了電路設計複雜度。
第二，DAC 104須產生相對應於數字碼的多個模擬電壓來做比較，此設計的電壓來源與精準度是個問題，而且電路複雜度高。
第三，此法需要對於每一個數字碼執行繁複的修正步驟，所需的時脈操作時間長，而且數字電路的硬體實現面積較大。
發明內容
本發明的目的是在提供一種電容不匹配自動校正電路，將電容不匹配的校正工作整合到集成電路中，並且達到自動校正的效果。其優點包括簡化電路設計複雜度、設計簡單且易於整合、時脈操作時間較短、電路硬體實現面積小、節省製造成本、適用於各種需求高電容匹配度的集成電路、而且原系統正常運作時無多餘功耗。
為達成上述及其他目的，本發明提出一種電容不匹配自動校正電路，包括取樣維持電路、比較器、以及開關控制電路。其中，取樣維持電路包括補償電容列、目標電容和參考電容，並提供輸出電壓。此輸出電壓為補償電容列的等效電容、目標電容、以及參考電容的運算結果。比較器根據取樣維持電路的輸出電壓為正值或負值提供比較信號。開關控制電路則提供補償控制信號至補償電容列以控制補償電容列的等效電容，並且在時脈信號的每一周期，根據比較信號調整補償控制信號，使補償電容列的等效電容加上目標電容的結果，隨著時脈信號的每一周期逐漸趨近參考電容。
上述的電容不匹配自動校正電路，在一實施例中，上述補償電容當中的第x個補償電容的預設值等於第x+1個補償電容的預設值乘以2，x為正整數。
上述的電容不匹配自動校正電路，在一實施例中，開關控制電路包括移位暫存器(shift register)、閂鎖電路、以及多個或閘(OR gate)。移位暫存器提供移位信號，其中，在上述時脈信號的第x個周期，移位信號的第x位元為第一狀態，其餘位元為第二狀態，x為正整數。閂鎖電路提供閂鎖信號，並且在移位信號的第x位元為第一狀態時，將比較信號閂鎖(latch)為此閂鎖信號的第x位元。上述或閘其中的第x個或閘接收移位信號的第x位元與閂鎖信號的第x位元，而且上述的補償控制信號是根據這些或閘的輸出而產生。
依照本發明的較佳實施例所述，上述的電容不匹配自動校正電路是直接由目標電容、補償電容列、參考電容與一開關形成取樣維持電路，所以不需要額外的取樣維持電路，而且取樣維持電路與比較器之間也不需要切換電路，因此能簡化電路設計複雜度。
上述的電容不匹配自動校正電路不需要DAC以依序產生多個模擬電壓，而且整個電路只需一個固定參考電壓、一個校正啟動信號及一個時脈信號，所以設計簡單且易於整合。另外，上述的電容不匹配自動校正電路採用目標電容與參考電容之間的相對值趨近補償，以達到電容值匹配目的，大幅簡化校正流程，所以時脈操作時間短，而且電路硬體實現面積小，節省製造成本。
上述的電容不匹配自動校正電路不受限於模擬數字轉換器(ADCanalog-to-digital converter)或數字模擬轉換器(DAC)，所以可適用於各種需求高電容匹配度的集成電路。最後，上述的電容不匹配自動校正電路在自動校正完成後會閂鎖校正結果，此後就不再有動作，所以在原系統正常運作時不會有多餘功耗。
為讓本發明的上述和其他目的、特徵和優點能更明顯易懂，下文特舉本發明的較佳實施例，並配合所附圖式，作詳細說明如下。
圖1為傳統的DAC加上電容不匹配自動校正電路的架構圖。
圖2為根據於本發明一實施例的電容不匹配自動校正電路架構圖。
圖3為圖2的取樣維持電路的詳細架構圖。
圖4為圖2的開關控制電路的詳細架構圖。
圖5為圖2電路的自動校正流程圖。
圖6為傳統連續漸進式模擬數字轉換器的架構圖。
圖7為圖6的連續漸進式模擬數字轉換器加上根據於本發明一實施例的電容不匹配自動校正電路的架構圖。
100比較器102取樣維持與切換電路104數字模擬轉換器106計數器108選擇器111～113計數器200電容不匹配自動校正電路201取樣維持電路202比較器203開關控制電路204開關205補償電容列206開關401移位暫存器402閂鎖電路403、404反相器405轉態偵測器411～414延遲正反器421～424閂鎖器
431～434或閘441～444及閘501～526流程圖步驟600連續漸進式模擬數字轉換器601比較器602數字模擬轉換器603連續漸進暫存器604開關700連續漸進式模擬數字轉換器加上電容不匹配自動校正電路701開關702補償電容列與開關控制電路703開關A、B電路接點C1～CN補償電容CREF參考電容CT目標電容具體實施方式
圖2為根據於本發明一實施例的電容不匹配自動校正電路200的架構圖。以下先說明自動校正電路200的組成架構，然後詳細說明其操作流程。
自動校正電路200主要包括取樣維持電路201、比較器202、以及開關控制電路203。其中，取樣維持電路201包括開關204、補償電容列205、目標電容CT、以及參考電容CREF，並提供輸出電壓Vo。
開關204受開關控制信號CTRL的控制。若開關控制信號CTRL為第一狀態(在本實施例為邏輯1)，則開關204導通參考電壓Vref與接點B；若開關控制信號CTRL為第二狀態(在本實施例為邏輯0)，則開關204導通參考電壓Vref與接點A。開關控制信號CTRL是由開關控制電路203根據校正啟動信號CALST而產生，後面會有更詳細的說明。
取樣維持電路201的輸出電壓Vo原則上是補償電容列205的等效電容、目標電容CT、以及參考電容CREF的運算結果。在本實施例中，輸出電壓Vo和CT+CE-CREF成正比，其中CE為補償電容列205的等效電容。關於輸出電壓Vo後面有更詳細的說明。
比較器202以反相輸入端(inverting input，標示為-)耦接於取樣維持電路201的輸出端，以正相輸入端(non-inverting input，標示為+)接地，以輸出端耦接於開關控制電路203。比較器202的作用是比較兩個輸入端的電壓，若取樣維持電路201的輸出電壓Vo為正值(大於接地端電壓)，則比較器202輸出第二狀態的比較信號Y。另一方面，若取樣維持電路201的輸出電壓Vo為零或負值(等於或小於接地端電壓)則比較器202輸出第一狀態的比較信號Y。
本實施例的自動校正電路200尚包括耦接於比較器202兩輸入端之間的開關206。開關206在開關控制信號CTRL為第一狀態時導通，在開關控制信號CTRL為第二狀態時截止。
開關控制電路203提供補償控制信號CC至補償電容列205以控制補償電容列205的等效電容CE，並且在時脈信號CLK的每一周期根據比較信號Y調整補償控制信號CC，使等效電容CE加上目標電容CT的結果，隨著時脈信號CLK的每一周期逐漸趨近參考電容CREF。這也是本實施例的最主要目的。
圖3繪示補償電容列205、目標電容CT、以及參考電容CREF的細部結構。如圖3所示，補償電容列205包括多個補償電容(C1、C2、...、CN)與多個開關(SW1、SW2、...、SWN)。補償電容C1～CN與開關SW1～SWN為一一對應。每一個補償電容C1～CN皆耦接於取樣維持電路201的輸出端。每一個開關SW1～SWN皆耦接於對應的補償電容與接點A之間，皆受到補償控制信號CC的其中一位元控制。在本實施例中，開關SW1～SWN是在對應的位元為第一狀態時導通，在對應的位元為第二狀態時截止。此外，目標電容CT耦接於取樣維持電路201的輸出端與接點A之間，而參考電容CREF則耦接於取樣維持電路201的輸出端與接點B之間。
目標電容CT的預設值小於參考電容CREF的預設值。補償電容C1～CN分別由開關SW1～SWN所控制以決定是否與目標電容CT並聯。本實施例便是利用補償電容C1～CN對目標電容CT做電容值校正工作，使CT＝CREF，達到電容值匹配的要求。
為了使補償電容列205的等效電容與目標電容CT的總和能逐漸趨近參考電容CREF，以下為圖3當中各種電容的建議預設值。
目標電容CT的預設值選取建議以製程的標準電容偏移量(typicalcapacitance deviations)作為參考。例如，若該製程的標準電容偏移量為Δ(例如1.0％)，則目標電容CT的預設值建議為參考電容CREF的預設值乘以1-Δ。
對於補償電容C1～CN的建議是由大至小排列，也就是補償電容Cx的預設值大於補償電容Cx+1的預設值，其中x為整數且1≤x＜N。配合後述的自動校正流程，可使得愈後面的補償愈精細，達到逐漸趨近的效果。為了得到最小N值以節省操作時間及硬體實現面積，本實施例採用二進位趨近法(binary approximation)，因此補償電容的預設值為C1＝2*C2＝4*C3＝8*C4＝......＝2(N-1)*CN。
第一個補償電容C1的預設值建議為C1＝CT/(2m)，m＜log2(1/Δ)-1，其中Δ為製程的標準電容偏移量。如此可達到完全校正補償，使CT＝CREF。至於補償電容的數量以及最小補償電容CN的預設值是根據製程電容布局的最小可容許尺寸而決定。補償電容的數量愈多，自動校正的結果就愈精密。
以上的電容預設值僅供參考，本發明不受上述建議值與公式所限。另外，參考電容CREF除了使用單一電容，也可以使用多個電容並聯組成。
圖4為本實施例的開關控制電路203的架構圖。如圖4所示，開關控制電路203包括移位暫存器401、閂鎖電路402、或閘(OR gate)431～434、及閘(AND gate)441～444、反相器(inverter)403、404、以及轉態偵測器405。圖4是以4位元(CC1～CC4)的補償控制信號CC為例，對應4個補償電容C1～C4。本發明並不限制補償電容數量以及相對應的補償控制信號位元數。
移位暫存器401提供移位信號Q1～Q4，包括四個延遲正反器(Dflip-flop)411～414。其中，每一個延遲正反器411～414皆以時脈端CLK接收時脈信號CLK，並且以重置端RST接收重置信號RSTB。第一個延遲正反器411的輸入端D始終維持在第一狀態，並且以反相輸出端QB提供移位信號的第一位元Q1。其餘的第x個延遲正反器41x以輸入端D接收移位信號的第x-1位元Q(x-1)，以正相輸出端Q提供移位信號的第x位元Qx。如此，在時脈信號CLK的第x個周期，移位信號的第x位元Qx為第一狀態，其餘位元為第二狀態，在此x為1到4的正整數。
閂鎖電路402提供閂鎖信號L1～L4，包括閂鎖器(latch)421～424。其中第x個閂鎖器42x以其致能端EN接收移位信號的第x位元Qx，以重置端RST接收重置信號RSTB，以輸入端IN接收比較信號Y，並且以輸出端OUT輸出閂鎖信號的第x位元Lx。閂鎖器42x會在移位信號的第x位元Qx為第一狀態時，將比較信號Y閂鎖為閂鎖信號的第x位元Lx，當移位信號的第x位元Qx為第二狀態時，則維持原來的閂鎖值並一直保持穩定狀態。這個閂鎖動作是為了保持前面時脈周期的校正結果，詳情請見後面的電路操作流程。
或閘431～434當中，第x個或閘43x接收移位信號的第x位元Qx與閂鎖信號的第x位元Lx。反相器403接收校正啟動信號CALST。及閘441～444當中，每一個及閘接收或閘431～434其中之一的輸出信號以及反相器403的輸出信號CALB，並輸出補償控制信號CC的其中一位元(CC1～CC4)。轉態偵測器405在反相器403的輸出信號CALB由第二狀態轉為第一狀態時，也就是自動校正即將開始時，輸出重置信號RSTB至移位暫存器401與閂鎖電路402，以重置(reset)移位信號Q1～Q4與閂鎖信號L1～L4。最後，反相器404接收反相器403的輸出信號CALB，並輸出開關控制信號CTRL至圖2的開關204與206。
本實施例以邏輯1為第一狀態，以邏輯0為第二狀態，然而本發明並不以此為限。例如在其他實施例中，可以改用邏輯0為第一狀態，以邏輯1為第二狀態。在本發明技術領域具有通常知識者應知如何根據本實施例的自動校正電路作對應修改，以適應變更後的邏輯狀態，因此不多說明。
以下說明本實施例的電容不匹配自動校正電路200的操作流程。
電容不匹配自動校正電路200的自動校正流程是由校正啟動信號CALST所觸發，此信號CALST可設計由系統自動設置或使用者設置之。當自動校正程序開始，即CALST設置為邏輯1(第一狀態)時，開關控制電路203先送出開關控制信號CTRL將圖2的開關204先切換到接點B，於此同時也使開關206導通，將比較器202的兩輸入端皆設置為接地。因此參考電壓Vref便對參考電容CREF充電。而此時，因為信號CALB為邏輯0(第二狀態)，補償控制信號CC1～CC4皆為邏輯0。
一段時間後，當校正啟動信號CALST恢復為邏輯0，控制信號CTRL將開關204切換到接點A，於此同時也使開關206截止，將取樣維持電路201的輸出端(以下簡稱為Vo點)切換離開接地狀態。因此，此時Vo點上儲存的電荷為-CREF*Vref。
當開關204切換到接點A，即當校正啟動信號CALST由邏輯1恢復為邏輯0時，轉態偵測器405受到信號CALB的觸發而送出重置信號RSTB，對移位暫存器401及閂鎖電路402做重置動作。於是Q1為邏輯1，Q2～Q4為邏輯0；CC1為邏輯1，CC2～CC4為邏輯0。此時也同時是時脈信號CLK的第一個周期。因為Q1為邏輯1，使閂鎖器421致能(enable)。另一方面，因為CC1為邏輯1，所以補償電容C1的開關SW1導通。此時Vref改為對CT+C1充電，於是Vo點電荷變為(CT+C1-CREF)*Vref，而Vo點電壓為(CT+C1-CREF)*Vref/(CT+C1)。
若取樣維持電路201的輸出電壓Vo＞0，表示CT+C1＞CREF，比較信號Y為邏輯0並連接到閂鎖器421。此時閂鎖器421的輸出L1為邏輯0。當進入時脈信號CLK的第二周期時，Q1為邏輯0，Q2為邏輯1，Q3～Q4為邏輯0。此時補償控制信號CC1便由閂鎖器421輸出的邏輯0決定，使開關SW1截止。
另一方面，若輸出電壓Vo＜0，表示CT+C1＜CREF，比較信號Y為邏輯1並連接到閂鎖器421，此時閂鎖器421的輸出L1為邏輯1。當進入時脈信號CLK的第二周期時，Q1為邏輯0，Q2為邏輯1，Q3～Q4為邏輯0。此時CC1的值便由閂鎖器421輸出的邏輯1決定，使開關SW1持續導通。
在時脈信號CLK的第二周期時，Q1為邏輯0，Q2為邏輯1，Q3～Q4為邏輯0，因此使補償電容C2的開關SW2導通，並致能閂鎖器422。
此時若開關SW1是截止，則Vref改為對CT+C2充電，於是Vo點電壓變為(CT+C2-CREF)*Vref/(CT+C2)。
若輸出電壓Vo＞0，則表示CT+C2＞CREF，比較信號Y為邏輯0並連接到閂鎖器422。此時閂鎖器422的輸出L2為邏輯0。當時脈信號CLK進入第三個周期時，Q1～Q2為邏輯0，Q3為邏輯1，Q4為邏輯0。此時CC2的值便由閂鎖器422輸出的邏輯0決定，使開關SW2截止，但不影響SW1(因為閂鎖器421的致能端EN為邏輯0)。
若輸出電壓Vo＜0，則表示CT+C2＜CREF，比較信號Y為邏輯1並連接到閂鎖器422，此時閂鎖器422的輸出L2為邏輯1。當時脈信號CLK進入第三個周期時，Q1～Q2為邏輯0，Q3為邏輯1，Q4為邏輯0。此時CC2的值便由閂鎖器422輸出的邏輯1決定，使開關SW2持續導通，但不影響SW1(因為閂鎖器421的致能端EN為邏輯0)。
反之，若開關SW1是導通的，則Vref改為對CT+C1+C2充電，於是Vo點電壓變為(CT+C1+C2-CREF)*Vref/(CT+C1+C2)。
若輸出電壓Vo＞0，則表示CT+C1+C2＞CREF，比較信號Y為邏輯0並連接到閂鎖器422。此時閂鎖器422的輸出L2為邏輯0。當時脈信號CLK進入第三個周期時，Q1～Q2為邏輯0，Q3為邏輯1，Q4為邏輯0。此時CC2的值便由閂鎖器422輸出的邏輯0決定，使開關SW2截止，但不影響SW1(因為閂鎖器421的致能端EN為邏輯0)。
若輸出電壓Vo＜0，則表示CT+C1+C2＜CREF，比較信號Y為邏輯1並連接到閂鎖器422，此時閂鎖器422的輸出L2為邏輯1。當時脈信號CLK進入第三個周期時，Q1～Q2為邏輯0，Q3為邏輯1，Q4為邏輯0。此時CC2的值便由閂鎖器422輸出的邏輯1決定，使開關SW2持續導通，但不影響SW1(因為閂鎖器421的致能端EN為邏輯0)。
接下來，當時脈信號CLK進入第三個周期時，對開關SW3和補償電容C3重複上述的校正步驟，並且在時脈信號CLK進入第四個周期時，對開關SW4和補償電容C4重複上述的校正步驟。經過4個CLK周期之後，即補償校正到C4結束之後，便可將目標電容CT補償至大約等於參考電容CREF。
當補償完成後，電容校正資料(開關SWx的導通或截止狀態)便被自動校正電路200閂鎖住，而時脈信號CLK便停止不再動作，因此不會有額外的功耗負擔，同時也達到了「電容不匹配自動校正」的目的。以上的自動校正流程總結於圖5。由圖5的流程圖可以更清楚看出本實施例採用的二進位趨近法。
下面以一個一位元(1-bit)連續漸進式模擬數字轉換器(successiveapproximation ADC，簡稱為SA-ADC)為例來說明本發明提出的電容不匹配自動校正電路的應用方式。圖6為傳統SA-ADC 600的架構圖。SA-ADC 600同樣採用二進位趨近法，其中VREF為一固定參考電壓，輸入信號VIN不可大於參考電壓VREF。若VIN＞VREF/2，則SA-ADC 600的輸出信號DOUT為邏輯1，反之輸出信號DOUT為邏輯0。CLK為時脈信號。DAC 602當中的目標電容CT與參考電容CR的預設值彼此是匹配的，也就是說CT∶CR必須是1∶1。
當SA-ADC 600開始工作時，連續漸進暫存器(successiveapproximation registers，簡稱為SAR)603輸出控制信號將CT與CR同時接到輸入信號VIN，於此同時比較器601的兩輸入端皆設置為接地。因此此時Vo點的等效電荷為-(CT+CR)*VIN＝-2*CT*VIN。一段時間後，比較器601的輸入端Vo離開接地狀態，於此同時SAR 603輸出控制信號將CT接到VREF，並且將CR接地。於是此時Vo點的等效電荷為-(CT+CR)*VIN+CT*VREF＝-2*CR*VIN+CT*VREF。
此時若-2*CR*VIN+CT*VREF＞0，則表示VIN＜VREF/2，比較器601輸出邏輯0，於是SAR 603的輸出DOUT為邏輯0；反之，若-2*CR*VIN+CT*VREF＜0，則表示VIN＞VREF/2，比較器601輸出邏輯1，於是SAR 603的輸出DOUT為邏輯1。如此便可達到一位元模擬數字轉換的工作。
SA-ADC 600的DAC架構採用電容列方式，主要目的是可節省功耗，此架構已常見於目前一般SA-ADC設計中。由上述工作說明可知，若是電容CT與CR不匹配，即相對比值不是1∶1，在比較器601進行-2*CR*VIN+CT*VREF＞0或＜0的比對時，便無法精確比對出VIN與VREF/2的大小關係，有可能造成誤判，導致比較器601輸出結果不正確，因此就大大降低了SA-ADC 600的效能。
圖7為圖6的傳統SA-ADC加上根據於本發明另一實施例的電容不匹配自動校正電路的架構圖，其中SA-ADC與自動校正電路可共用比較器601、參考電壓VREF與時脈信號CLK。當需要進行電容不匹配校正時，只需將開關701與703切換成連接自動校正電路的補償電容列與開關控制電路702，並將補償電容列的一端連接到比較器601的輸入端Vo，如此便可進行電容不匹配自動校正的工作。至於自動校正操作流程則如前一實施例的流程所述。待自動校正完成後，開關701與703再切換接回到SAR 603。此時CT與CR已經校正完畢使CT～＝CR，校正後的補償電容值亦由開關控制電路閂鎖住，如此便可進行正常SA-ADC的模擬數字轉換工作，並且保證電路可達到較佳的效能。
圖7說明了電容不匹配自動校正電路應用於SA-ADC的實例，需要多加的電路部分，除了補償電容列與開關控制電路702以外，只多了兩個邏輯開關(701與703)，因此設計上極為簡單。系統整合方面，因為共用比較器601、參考電壓VREF與時脈信號CLK，自動校正電路只需一個額外的校正啟動信號CALST，因此在系統整合上有極佳的整合度。此外，圖7的電容不匹配自動校正電路只需在系統初次啟動時執行一次電容校正工作，當校正完成後，電容校正結果便被開關控制電路閂鎖住，此時SA-ADC回到正常的模擬轉數字輸出工作，且電容值是已經過自動校正後的匹配結果，於此同時，校正電路不會再工作，因此並不會增加額外的功耗。
綜上所述，本發明提出的電容不匹配自動校正電路是直接由目標電容、補償電容列、參考電容與一開關形成取樣維持電路，所以不需要額外的取樣維持電路，而且取樣維持電路與比較器之間也不需要切換電路，因此能簡化電路設計複雜度。
上述的電容不匹配自動校正電路不需要DAC以依序產生多個模擬電壓，而且整個電路只需一個固定參考電壓、一個校正啟動信號及一個時脈信號，所以設計簡單且易於整合。另外，上述的電容不匹配自動校正電路採用目標電容與參考電容之間的相對值趨近補償，以達到電容值匹配目的，大幅簡化校正流程，所以時脈操作時間短，而且電路硬體實現面積小，節省製造成本。
上述的電容不匹配自動校正電路不受限於模擬數字轉換器(ADC)或數字模擬轉換器(DAC)，所以可適用於各種需求高電容匹配度的集成電路。最後，上述的電容不匹配自動校正電路在校正完成後會閂鎖校正結果，此後就不再有動作，所以在原系統正常運作時不會有多餘功耗。
以上所述，僅是本發明的較佳實施例而已，並非對本發明作任何形式上的限制，雖然本發明已以較佳實施例揭露如上，然而並非用以限定本發明，任何熟悉本專業的技術人員，在不脫離本發明技術方案範圍內，當可利用上述揭示的技術內容作出些許更動或修飾為等同變化的等效實施例，但凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬於本發明技術方案的範圍內。
權利要求
1.一種電容不匹配自動校正電路，其特徵在於其包括一取樣維持電路，包括一補償電容列；一目標電容；一參考電容；一比較器；以及一開關控制電路；其中該取樣維持電路提供一輸出電壓，該輸出電壓為該補償電容列的等效電容、該目標電容、以及該參考電容的運算結果；該比較器根據該取樣維持電路的輸出電壓為正值或負值提供一比較信號；該開關控制電路提供一補償控制信號至該補償電容列以控制該補償電容列的等效電容，並且在一時脈信號的每一周期，根據該比較信號調整該補償控制信號，使該補償電容列的等效電容加上該目標電容的結果，隨著該時脈信號的每一周期逐漸趨近該參考電容。
2.根據權利要求1所述的電容不匹配自動校正電路，其特徵在於其中所述的取樣維持電路的輸出電壓和該目標電容加上該補償電容列的等效電容再減去該參考電容的結果成正比。
3.根據權利要求2所述的電容不匹配自動校正電路，其特徵在於其中所述的補償電容列包括多個補償電容，每一該些補償電容皆耦接於該取樣維持電路的輸出端；以及多個補償開關，每一該些補償開關耦接於該些補償電容其中之一與一第一接點之間，根據該補償控制信號的其中一位元而導通或截止；此外該目標電容耦接於該取樣維持電路的輸出端與該第一接點之間；該參考電容耦接於該取樣維持電路的輸出端與一第二接點之間。
4.根據權利要求3所述的電容不匹配自動校正電路，其特徵在於其中所述的開關控制電路根據一校正啟動信號產生一開關控制信號，而且該取樣維持電路更包括一第一開關；若該開關控制信號為一第一狀態，則該第一開關導通一參考電壓與該第二接點，若該開關控制信號為一第二狀態，則該第一開關導通該參考電壓與該第一接點。
5.根據權利要求3所述的電容不匹配自動校正電路，其特徵在於其中所述的目標電容的製程預設值等於該參考電容的製程預設值乘以1-Δ，Δ為上述製程的標準電容偏移量。
6.根據權利要求3所述的電容不匹配自動校正電路，其特徵在於，該些補償電容當中，第x個補償電容的預設值大於第x+1個補償電容的預設值，x為正整數。
7.根據權利要求6所述的電容不匹配自動校正電路，其特徵在於，該些補償電容當中，第x個補償電容的預設值等於第x+1個補償電容的預設值乘以2，x為正整數。
8.根據權利要求3所述的電容不匹配自動校正電路，其特徵在於，該些補償電容當中，第一個補償電容的預設值等於該目標電容的預設值除以2m，m＜log2(1/Δ)-1，Δ為製程的標準電容偏移量。
9.根據權利要求3所述的電容不匹配自動校正電路，其特徵在於，該些補償電容當中，最小補償電容的預設值是根據製程電容布局的最小可容許尺寸而決定。
10.根據權利要求3所述的電容不匹配自動校正電路，其特徵在於其中所述的參考電容為多個電容並聯組成。
11.根據權利要求1所述的電容不匹配自動校正電路，其特徵在於其中所述的比較器以反相輸入端耦接於該取樣維持電路的輸出端，以正相輸入端接地，以輸出端耦接於該開關控制電路。
12.根據權利要求11所述的電容不匹配自動校正電路，其特徵在於其中若該取樣維持電路的輸出電壓為正值，則該比較信號為一第二狀態，否則該比較信號為一第一狀態。
13.根據權利要求11所述的電容不匹配自動校正電路，其特徵在於其更包括一第二開關，該第二開關耦接於該比較器的正相輸入端與反相輸入端之間，根據一開關控制信號而導通或截止，該開關控制信號是該開關控制電路根據一校正啟動信號而產生。
14.根據權利要求1所述的電容不匹配自動校正電路，其特徵在於其中所述的開關控制電路包括一移位暫存器，提供一移位信號，在該時脈信號的第x個周期，該移位信號的第x位元為一第一狀態，其餘位元為一第二狀態，x為正整數；一閂鎖電路，提供一閂鎖信號，並且在該移位信號的第x位元為該第一狀態時，將該比較信號閂鎖為該閂鎖信號的第x位元；以及多個或閘，其中第x個或閘接收該移位信號的第x位元與該閂鎖信號的第x位元，該補償控制信號是根據該些或閘的輸出而產生。
15.根據權利要求14所述的電容不匹配自動校正電路，其特徵在於其中所述的移位暫存器包括多個延遲正反器，每一該些延遲正反器皆以時脈端接收該時脈信號，其中第一個延遲正反器的輸入端始終維持該第一狀態，並且以反相輸出端提供該移位信號的第一位元，其餘第x個延遲正反器以輸入端接收該移位信號的第x-1位元，以正相輸出端提供該移位信號的第x位元。
16.根據權利要求14所述的電容不匹配自動校正電路，其特徵在於其中所述的閂鎖電路包括多個閂鎖器，其中第x個閂鎖器接收該移位信號的第x位元與該比較信號，輸出該閂鎖信號的第x位元，並且在該移位信號的第x位元為該第一狀態時，將該比較信號閂鎖為該閂鎖信號的第x位元。
17.根據權利要求14所述的電容不匹配自動校正電路，其特徵在於其中所述的開關控制電路更包括一第一反相器，接收一校正啟動信號；多個及閘，每一該些及閘接收該些或閘其中之一的輸出信號以及該第一反相器的輸出信號，輸出該補償控制信號的其中一位元；以及一轉態偵測器，在該第一反相器的輸出信號由該第二狀態轉為該第一狀態時輸出一重置信號至該移位暫存器與該閂鎖電路，以重置該移位信號與該閂鎖信號。
18.根據權利要求17所述的電容不匹配自動校正電路，其特徵在於其中所述的開關控制電路更包括一第二反相器，接收該第一反相器的輸出信號，並輸出一開關控制信號；此外該電容不匹配自動校正電路更包括一第一開關，若該開關控制信號為該第一狀態，則導通一參考電壓與該參考電容，若該開關控制信號為該第二狀態，則導通該參考電壓、該補償電容列與該目標電容；以及一第二開關，耦接於該比較器的正相輸入端與反相輸入端之間，在該開關控制信號為該第一狀態時導通，在該開關控制信號為該第二狀態時截止。
全文摘要
一種電容不匹配自動校正電路，包括取樣維持電路、比較器、以及開關控制電路。其中，取樣維持電路包括補償電容列、目標電容和參考電容，並提供輸出電壓。此輸出電壓為補償電容列的等效電容、目標電容、以及參考電容的運算結果。比較器根據取樣維持電路的輸出電壓為正值或負值提供比較信號。開關控制電路則提供補償控制信號至補償電容列以控制補償電容列的等效電容，並且在時脈信號的每一周期，根據比較信號調整補償控制信號，使補償電容列的等效電容加上目標電容的結果，隨著時脈信號的每一周期逐漸趨近參考電容。
文檔編號H03H11/00GK1967840SQ20051012471
公開日2007年5月23日 申請日期2005年11月14日 優先權日2005年11月14日
發明者陳宣帆 申請人:旺玖科技股份有限公司