電壓生成電路的製作方法

2023-10-05 13:49:44 1

本申請涉及微電子技術領域，尤其涉及一種電壓生成電路。

背景技術：

在微電子電路設計中，電源管理技術是系統中必不可少的一部分。由於外部電源給內部電路供電時，外部電源提供單一電壓，而內部系統中各電路模塊因為工作狀態不同和要實現的功能的不同，需要有不同的供電電壓。

對單一電壓的升壓電路、降壓電路、甚至正電壓生成負電壓電路的電壓生成及管理就成為電源技術需要解決的問題。常用的電源管理模塊中，負電壓生成電路是用電荷泵電路實現的，電荷泵利用電容兩端電壓不突變原理。

圖1是常見的負電壓生成電路的一個結構示意圖，該負電壓生成電路可以是負電荷泵電路，如圖1所示，該負電荷泵電路100可以包括級聯的至少2個電荷泵單元101，每個電荷泵單元101都可以至少包括一個輸出電晶體M1，該輸出電晶體M1用於將該電荷泵單元101產生的電壓從輸出端M1O輸出，並且，該輸出電晶體M1的柵極可以通過第一電容C1與該電荷泵單元101的輸出控制時鐘CKi連接，其中i是自然數。

如圖1所示，各級的輸出控制時鐘CKi可以具有一定的相位差，例如，CKi和CK(i-1)的相位差可以是180度，即二者始終反向。在每一級電荷泵單元101中，電壓都會被降低一定程度，而前一級(例如，第i-1級)電荷泵單元101的輸出端M1O可以連接到後一級(例如，第i級)電荷泵單元101的輸入端，因此，通過級聯的方式，將電壓逐漸降低到需要的電壓。

應該注意，上面對技術背景的介紹只是為了方便對本申請的技術方案進行清楚、完整的說明，並方便本領域技術人員的理解而闡述的。不能僅僅因為這些方案在本申請的背景技術部分進行了闡述而認為上述技術方案為本領域技術人員所公知。

技術實現要素：

本申請的發明人發現，在現有的電荷泵電路中，容易產生時鐘饋通效應，使得電荷泵電路的輸出電壓出現紋波，該紋波將影響電荷泵電路的輸出電壓的準確性。

例如，在圖1的負電荷泵電路中，在每一個電荷泵單元101中，輸出控制時鐘CKi經由輸出電晶體M1在輸出端產生時鐘饋通電荷Q1，該時鐘饋通電荷會使輸出端的電壓產生紋波，並且，每一級電荷泵單元101的輸出都會具有該紋波。

圖2是在時鐘饋通效應的影響下負電荷泵電路各級的輸出電壓波形示意圖，如圖2所示，負電荷泵電路各級的輸出電壓都具有鋸齒狀的紋波201。

本申請提供一種電壓生成電路，可抑制電荷泵電路中的時鐘饋通效應，該電路具有易於實現、佔用晶片面積小、可靠性高、電壓紋波抑制高等特點。

本申請提供一種電壓生成電路，所述電壓生成電路包括：

電荷泵電路，其包括級聯的至少兩個電荷泵單元，其中，每個電荷泵單元都至少包括一個輸出電晶體，該輸出電晶體用於將該電荷泵單元產生的電壓從輸出端輸出，並且，該輸出電晶體的柵極通過第一電容與該電荷泵單元的輸出控制時鐘連接，該輸出控制時鐘經由所述輸出電晶體在所述輸出端產生時鐘饋通電荷；以及

時鐘饋通抑制電路，其數量至少為一個，每一個所述時鐘饋通抑制電路連接於相應的所述電荷泵單元的輸出控制時鐘與輸出端之間，用於根據所述電荷泵單元的所述輸出控制時鐘，在所述電荷泵單元的輸出端產生時鐘饋通抑制電荷，所述時鐘饋通抑制電荷與所述時鐘饋通電荷的電性相反。

根據本申請實施例的另一方面，其中，所述時鐘饋通抑制電路包括串聯連接於相應的所述電荷泵單元的輸出控制時鐘與輸出端之間的移相器、第二電容、以及時鐘饋通抑制元件，其中：

所述移相器用於對所述輸出控制時鐘進行相位移動處理，

經過相位移動處理後的輸出控制時鐘經由所述第二電容控制所述時鐘饋通抑制元件，以在所述輸出端產生所述時鐘饋通抑制電荷。

根據本申請實施例的另一方面，其中，所述移相器是反相器。

根據本申請實施例的另一方面，其中，所述時鐘饋通抑制元件是至少一個PMOS電晶體，並且，所述PMOS電晶體的柵極經由所述第二電容與所述經過相位移動處理後的輸出控制時鐘連接，所述PMOS電晶體的源極和漏極與所述輸出端連接。

根據本申請實施例的另一方面，其中，所述時鐘饋通抑制元件是兩個以上的 PMOS，所述至少兩個以上的PMOS通過並聯和/或串聯的形式連接於所述第二電容與所述輸出端之間。

根據本申請實施例的另一方面，其中，在所述電荷泵電路的每個電荷泵單元的輸出控制時鐘與輸出端之間，都連接一個所述時鐘饋通抑制電路。

本申請的有益效果在於：本申請的電壓生成電路，可抑制電荷泵電路中的時鐘饋通效應，該電路具有易於實現、佔用晶片面積小、可靠性高、電壓紋波抑制高等特點。

參照後文的說明和附圖，詳細公開了本申請的特定實施方式，指明了本申請的原理可以被採用的方式。應該理解，本申請的實施方式在範圍上並不因而受到限制。在所附權利要求的精神和條款的範圍內，本申請的實施方式包括許多改變、修改和等同。

針對一種實施方式描述和/或示出的特徵可以以相同或類似的方式在一個或更多個其它實施方式中使用，與其它實施方式中的特徵相組合，或替代其它實施方式中的特徵。

應該強調，術語「包括/包含」在本文使用時指特徵、整件、步驟或組件的存在，但並不排除一個或更多個其它特徵、整件、步驟或組件的存在或附加。

附圖說明

所包括的附圖用來提供對本申請實施例的進一步的理解，其構成了說明書的一部分，用於例示本申請的實施方式，並與文字描述一起來闡釋本申請的原理。顯而易見地，下面描述中的附圖僅僅是本申請的一些實施例，對於本領域普通技術人員來講，在不付出創造性勞動性的前提下，還可以根據這些附圖獲得其他的附圖。在附圖中：

圖1是常見的負電壓生成電路的一個結構示意圖；

圖2是在時鐘饋通效應的影響下負電荷泵電路各級的輸出電壓波形示意圖；

圖3是本申請的電壓生成電路的一個結構示意圖；

圖4是本申請針對電晶體M1和M2的等效電路圖；

圖5是不設置時鐘饋通抑制電路前後，從電荷泵電路每一級輸出的電壓波形。

具體實施方式

參照附圖，通過下面的說明書，本申請的前述以及其它特徵將變得明顯。在說明 書和附圖中，具體公開了本申請的特定實施方式，其表明了其中可以採用本申請的原則的部分實施方式，應了解的是，本申請不限於所描述的實施方式，相反，本申請包括落入所附權利要求的範圍內的全部修改、變型以及等同物。

實施例1

本申請實施例1提供一種電壓生成電路。圖3是該電壓生成電路的一個結構示意圖，如圖3所示，該電壓生成電路300可以包括電荷泵電路301以及時鐘饋通抑制電路302。

其中，該電荷泵電路301可以包括級聯的至少2個電荷泵單元3011，每個電荷泵單元3011都可以至少包括一個輸出電晶體M1，該輸出電晶體M1用於將該電荷泵單元3011產生的電壓從輸出端M1O輸出，並且，該輸出電晶體M1的柵極可以通過第一電容C1與該電荷泵單元3011的輸出控制時鐘CKi連接，其中i是自然數。

如圖3所示，各級的輸出控制時鐘CKi可以具有一定的相位差，例如，CKi和CK(i-1)的相位差可以是180度，即二者始終反向。在每一級電荷泵單元3011中，電壓都會被降低一定程度，而前一級(例如，第i-1級)電荷泵單元3011的輸出端M1O可以連接到後一級(例如，第i級)電荷泵單元3011的輸入端，因此，通過級聯的方式，將電壓逐級變化，直到需要的電壓。

在本實施例中，各電荷泵單元3011的輸出控制時鐘可以經由輸出電晶體M1在輸出端M1O產生時鐘饋通電荷Q1。

關於電荷泵電路301的工作原理，可以參考現有技術，本實施例不再贅述。

在圖3中，該電荷泵電路301可以是負電荷泵電路，但本實施例並不限於此，該電荷泵電路301也可以是正電荷泵電路。

在本實施例中，時鐘饋通抑制電路302的數量至少為一個，每一個所述時鐘饋通抑制電路302可以連接於相應的電荷泵單元3011的輸出控制時鐘CKi與輸出端M1O之間，用於根據該電荷泵單元3011的輸出控制時鐘CKi，在該電荷泵單元3011的輸出端M1O產生時鐘饋通抑制電荷Q2，該時鐘饋通抑制電荷Q2與時鐘饋通電荷Q1的電性相反，由此，可以通過時鐘饋通抑制電荷Q2來部分或全部抵消時鐘饋通電荷Q1，以抑制由時鐘饋通電荷Q1產生的紋波電壓。

如圖3所示，在本實施例中，時鐘饋通抑制電路302可以包括串聯連接於相應的 電荷泵單元3011的輸出控制時鐘CKi與輸出端M1O之間的移相器3021、第二電容C2、以及時鐘饋通抑制元件3022。

在本實施例中，移相器3021用於對輸出控制時鐘CKi進行相位移動處理，並且，經過相位移動處理後的輸出控制時鐘經由第二電容C2控制時鐘饋通抑制元件3022，以在輸出端M1O產生時鐘饋通抑制電荷Q2。

在本實施例中，移相器3021例如可以是反相器，因此，經過移相器3021進行移相處理後的時鐘與原輸出控制時鐘相位差為180度。當然，本實施例並不限於此，該移相器3021所移動的相位也可以是其它值。

在本實施例中，如圖3所示，時鐘饋通抑制元件3022可以是一個PMOS電晶體M2，並且，該PMOS電晶體M2的柵極經由第二電容C2與經過相位移動處理後的輸出控制時鐘連接，並且PMOS電晶體M2的源極和漏極可以與輸出端連接。

在本實施例中，可以通過調整電晶體M2的尺寸，來調整時鐘饋通抑制電荷Q2的數量，從而使饋通抑制電荷Q2抵消時鐘饋通電荷Q1。

圖4是針對電晶體M1和M2的等效電路圖，如圖4所示，M1的柵極連接輸出控制時鐘CKi，其電壓峰值為Vcki，M1的柵極和源極之間的單位面積等效電容為Cov，M1的源極面積為W1；M2的柵極連接輸出控制時鐘CKi的反相信號，即-CKi，其電壓峰值為V-cki，M2的柵極和源極之間的單位面積等效電容以及柵極和漏極之間的單位面積等效電容均為Cov，M2的源極和漏極的面積均為W2；Vi和Vo分別是該級電荷泵單元3011的輸入電壓和輸出電壓。

圖4所示的等效電路圖中，為了消除在輸出電壓Vo上疊加的紋波電壓，需要滿足如下的公式:

-Vck W1Cov/(W1Cov+CL+2W2Cov)+Vck2W2Cov/(W1Cov+CL+2W2Cov)＝0

因此，可以根據上述公式來設置電晶體M2的源極和漏極的面積W2，從而使饋通抑制電荷Q2抵消時鐘饋通電荷Q1。

在本實施例中，時鐘饋通抑制元件3022也可以是兩個以上的PMOS，其中每一個PMOS的源極和漏極可以連接在一起，由此形成並聯的電容；並且，該兩個以上的PMOS可以通過並聯和/或串聯的形式連接於第二電容C2與輸出端之間。在本實施例中，可以通過調整每個PMOS的尺寸和/或改變PMOS之間連接關係的方式，使得在輸出端產生的饋通抑制電荷Q2抵消時鐘饋通電荷Q1。

在本實施例中，時鐘饋通抑制元件3022並不限於PMOS及其組合，也可以是其它的元件。

在本實施例中，雖然如圖3所示，在電荷泵電路的最後一級電荷泵單元3011設置有時鐘饋通抑制電路302，但本實施例並不限於此，可以將時鐘饋通抑制電路302設置於任何一級電荷泵單元3011的輸出控制時鐘與輸出端之間，例如，可以在電荷泵電路的每一級電荷泵單元3011中，都在輸出控制時鐘與輸出端之間連接一個時鐘饋通抑制電路。

圖5不設置時鐘饋通抑制電路前後，從電荷泵電路301的每一級輸出的電壓波形，其中，(A)是不設置時鐘饋通抑制電路的情況，(B)是設置了時鐘饋通抑制電路的情況，(C)時鐘饋通抑制電荷Q2在每一級輸出端所引起的電壓。

如圖5所示，通過設置時鐘饋通抑制電路，能夠抑制時鐘饋通效應引起的紋波電壓，改善了電荷泵電路每一級的輸出電壓。

以上結合具體的實施方式對本申請進行了描述，但本領域技術人員應該清楚，這些描述都是示例性的，並不是對本申請保護範圍的限制。本領域技術人員可以根據本申請的精神和原理對本申請做出各種變型和修改，這些變型和修改也在本申請的範圍內。