一種用於fpga配置的總線多寬度轉換電路的製作方法
2023-10-29 12:12:32 1
一種用於fpga配置的總線多寬度轉換電路的製作方法
【專利摘要】一種用於FPGA配置的總線多寬度轉換電路，可以完成FPGA一位、二位、四位和八位寬度配置輸入的總線寬度轉換。該電路包括兩個模塊，一個是總線位寬轉換模塊；另一個模塊是總線位寬轉換模塊的控制模塊。一位、二位、四位或八位的配置數據通過四輸入多路器組的選擇，寫入到8位的第一寄存器組，第一寄存器組寫滿後再移入8位的第二寄存器組，最後輸出到八位配置總線上進行FPGA的配置。控制模塊根據輸入信號的寬度，使總線位寬轉換模塊把一位、二位、四位或八位位寬輸入轉換為八位位寬輸入。通過該電路FPGA可以使用一位、二位、四位或八位的埠進行配置，增大了FPGA配置埠的靈活性。
【專利說明】—種用於FPGA配置的總線多寬度轉換電路
【技術領域】
[0001]本發明涉及一種總線數據寬度轉換電路。
【背景技術】
[0002]隨著FPGA的發展，其規模不斷增大，內部配置位越來越多，導致配置碼流不斷增大，且有些應用需要很高的配置速度，這就要求FPGA儘量採用並行配置。同時FPGA應用越來越複雜，許多應用要求FPGA提供大量的用戶10，這就限制了 FPGA的系統功能IO的數量。FPGA配置規模的增大，配置速度提高的要求，IO數量的限制，對FPGA配置輸入的位寬的靈活性提出了更高的要求。
[0003]針對上述情況，當前採取的處理方式主要有兩種，一種是降低系統的實時性，另一種是採用多個器件的方式。其中，第一種方式限制了系統的可用性，第二種方式增加了系統資源的消耗。
【發明內容】
[0004]本發明的技術解決問題是:克服現有技術的不足，提供了一種可以使FPGA進行一位、二位、四位和八位寬度數據配置的總線多寬度轉換電路。
[0005]本發明的技術解決方案是:一種用於FPGA配置的總線多寬度轉換電路，包括模式控制模塊，四選一多路選擇器組，第一級二選一多路選擇器組，第一 D觸發器組，第二級二選一多路選擇器組，第二 D觸發器組，其中:
[0006]模式控制模塊:包括2-4解碼器、3位二進位計數器、可控解碼器、FULL_FLAG信號產生電路；其中2-4解碼器將外部由MODO和MODl兩個二進位位共同標識的輸入數據寬度轉換為由M1、M2、M3、M4四個二進位位共同標識的輸入數據寬度，所述的輸入數據寬度為一位、二位、四位或者八位；3位二進位計數器對外部輸入的時鐘信號CK進行計數，每記錄8個時鐘周期即清零並重新開始計數，每個計數值用三個二進位位A1、A2、A3共同標識；可控解碼器根據M1、M2、M3、M4、A1、A2、A3共7個二進位位的取值，產生七路信號0E〈k>，k=0，I, 2，3,4,5,6,7 ；FULL_FLAG信號產生電路將信號0E〈7>延遲一個時鐘周期後作為FULL_FLAG信號；所述的Ml、M2、M3、M4四個二進位位送至四選一多路選擇器組，所述的信號0E〈k>送至第一級二選一多路選擇器組，所述的FULL_FLAG信號送至第二級二選一多路選擇器組；
[0007]四選一多路選擇器組:包括八個四選一選擇器，每一個四選一選擇器的四個數據輸入端分別對應一位、二位、四位和八位外部輸入數據，外部輸入數據按照從低位到高位的方式循環排列；每一個四選一選擇器的選擇控制端受M1、M2、M3、M4四個二進位位控制，第k個四選一選擇器的輸出信號為MUX0_0UT〈k> ;當外部輸入數據寬度為一位時，MUX0_0UT相同並為此一位數據；當外部輸入數據寬度為兩位時，k為偶數的MUX0_0UT〈k>輸出第一位數據，k為奇數的MUX0_0UT〈k>輸出第二位數據；當外部輸入數據寬度為四位時，k=0，1,2,3及4，5，6，7的MUX0_0UT〈k>分別輸出四位數據中的一位數據；當外部輸入數據寬度為八位時，MUX0_0UT〈k>分別對應輸出八位數據中的一位數據；[0008]第一級二選一多路選擇器組:包括八個二選一選擇器，每一個二選一選擇器對應一個四選一選擇器和唯一的0E〈k>信號，每一個二選一選擇器的輸出信號為MUXl_0UT〈k>，每一個二選一選擇器的第一信號輸入端對應一個MUX0_0UT〈k>信號,在0E〈k>信號的控制下，當外部輸入數據寬度為一位時，MUXl_0UT〈k>分別為連續八個時鐘周期的該一位數據的對應值；當外部輸入數據寬度為兩位時，MUXl_0UT按照序號依次分成四組分別為連續四個時鐘周期的該兩位數據的對應值；當外部輸入數據寬度為四位時，MUXl_0UT按照序號依次分成兩組分別為連續兩個時鐘周期的該四位數據的對應值；當外部輸入數據寬度為八位時，MUXl_0UT分別為同一個時鐘周期的該八位數據各位的對應值；
[0009]第一 D觸發器組:包括八個D觸發器，每一個D觸發器對應接收第一級二選一多路選擇器組輸出的一路MUXl_0UT〈k>,每一個D觸發器的輸出同時送給第二級二選一多路選擇器組以及其對應的第一級二選一多路選擇器組中的一個二選一多路選擇器的第二信號輸入端；
[0010]第二級二選一多路選擇器組:包括八個二選一選擇器，每一個二選一選擇器的第一信號輸入端對應第一 D觸發器組中一個D觸發器的輸出信號，每一個二選一選擇器均受FULL_FLAG信號控制，將D觸發器的輸出信號送至第二 D觸發器組；
[0011]第二 D觸發器組:包括八個D觸發器，每一個D觸發器對應接收第二級二選一多路選擇器組中的一個二選一選擇器輸出的信號，每一個D觸發器的輸出進行組合作為總線多寬度轉換電路的八位輸出DO?D7,同時每一個D觸發器的輸出同時送給第二級二選一多路選擇器組中對應的一個二選一多路選擇器的第二信號輸入端。
[0012]本發明與現有技術相比的優點在於:
[0013]( I)本發明採用兩個二進位位標識輸入數據寬度，即輸入數據寬度是可選擇的，它包括一位、二位、四位和八位四種配置數據寬度，使得採用本發明的FPGA可以使用一位、二位、四位和八位四種配置數據寬度進行配置，可以在配置時在配置速度和使用的IO數量中具有靈活的選擇，增大了 FPGA配置的通用性；
[0014](2)本發明採用多路選擇器組、觸發器組實現數據通路，數據傳輸延時小，有利於提高系統性能，其電路規則，便於後期的版圖布局、設計實現；
[0015](3)本發明採用可控解碼器實現外部輸入信號輸入控制，一個模塊實現了四種寬度情況下的信號控制，使用的資源少，佔用的面積小。
【專利附圖】
【附圖說明】
[0016]圖1為本發明用於FPGA配置的總線多寬度轉換電路原理圖；
[0017]圖2為圖1所示電路中的模式控制模塊電路原理圖；
[0018]圖3為圖2所示電路中的可控解碼器電路原理圖。
【具體實施方式】
[0019]本發明提供的用於FPGA配置的總線多寬度轉換電路如圖1所示，其中包括:模式控制模塊101，四選一多路選擇器組102 (配置數據輸入)，第一級二選一多路選擇器組103(保持或數據寫入)，第一 D觸發器組104 (配置數據寄存)，第二級二選一多路選擇器組105(保持或移位數據寫入)，第二 D觸發器組106 (配置數據寄存)。[0020]根據FPGA配置將要使用的總線寬度(一位、二位、四位或八位)，選擇兩位的模式控制位(M0D0和M0D1)的值，模式控制模塊101對MODO和MODl進行解碼得到四選一多路選擇器組102所需要的四個控制端M1、M2、M3和M4的值。M1、M2、M3和M4的真值表如表1所示。
[0021]表1Ml、M2、M3和M4的真值表
【權利要求】
1.一種用於FPGA配置的總線多寬度轉換電路，其特徵在於:包括模式控制模塊(101)，四選ー多路選擇器組(102)，第一級二選一多路選擇器組(103)，第一 D觸發器組(104)，第二級二選一多路選擇器組(105)，第二 D觸發器組(106)，其中: 模式控制模塊(101):包括2-4解碼器(201)、3位二進位計數器(202)、可控解碼器(203)、FULL_FLAG信號產生電路(204);其中2_4解碼器(201)將外部由MODO和MODl兩個二進位位共同標識的輸入數據寬度轉換為由Ml、M2、M3、M4四個二進位位共同標識的輸入數據寬度，所述的輸入數據寬度為一位、二位、四位或者八位；3位二進位計數器(202)對外部輸入的時鐘信號CK進行計數，每記錄8個時鐘周期即清零並重新開始計數，每個計數值用三個二進位位Al、A2、A3共同標識；可控解碼器(203)根據Ml、M2、M3、M4、Al、A2、A3共7個二進位位的取值，產生七路信號0E〈k>，k=0, 1，2，3，4，5，6，7 ;FULL_FLAG信號產生電路(204)將信號0E〈7>延遲ー個時鐘周期後作為FULL_FLAG信號；所述的M1、M2、M3、M4四個二進位位送至四選ー多路選擇器組(102)，所述的信號0E〈k>送至第一級二選一多路選擇器組(103)，所述的FULL_FLAG信號送至第二級二選一多路選擇器組(105); 四選ー多路選擇器組(102):包括八個四選ー選擇器，每ー個四選ー選擇器的四個數據輸入端分別對應一位、二位、四位和八位外部輸入數據，外部輸入數據按照從低位到高位的方式循環排列；每一個四選一選擇器的選擇控制端受M1、M2、M3、M4四個二進位位控制，第k個四選一選擇器的輸出信號為MUX0_0UT〈k> ;當外部輸入數據寬度為一位吋，MUX0_0UT相同並為此一位數據；當外部輸入數據寬度為兩位時，k為偶數的MUX0_0UT〈k>輸出第一位數據，k為奇數的MUX0_0UT〈k>輸出第二位數據；當外部輸入數據寬度為四位吋，k=0，1,2,3及4，5，6，7的MUX0_0UT〈k>分別輸出四位數據中的一位數據；當外部輸入數據寬度為八位吋，MUX0_0UT〈k>分別對應輸出八位數據中的一位數據； 第一級二選一多路選擇器組(103):包括八個二選ー選擇器，每ー個二選ー選擇器對應一個四選一選擇器和唯一的0E〈k>信號，每ー個二選ー選擇器的輸出信號為MUXl_0UT〈k>，姆ー個二選ー選擇器的第一信號輸入端對應ー個MUX0_0UT〈k>信號,在0E〈k>信號的控制下，當外部輸入數據寬度為一位吋，MUXl_0UT〈k>分別為連續八個時鐘周期的該一位數據的對應值；當外部輸入數據寬度為兩位吋，MUXl_0UT按照序號依次分成四組分別為連續四個時鐘周期的該兩位數據的對應值；當外部輸入數據寬度為四位吋，MUXl_0UT按照序號依次分成兩組分別為連續兩個時鐘周期的該四位數據的對應值；當外部輸入數據寬度為八位吋，MUXl_0UT分別為同一個時鐘周期的該八位數據各位的對應值； 第一 D觸發器組(104):包括八個D觸發器，每ー個D觸發器對應接收第一級二選一多路選擇器組(103)輸出的一路MUXl_0UT〈k>，每ー個D觸發器的輸出同時送給第二級二選一多路選擇器組(105)以及其對應的第一級二選一多路選擇器組(103)中的一個二選ー多路選擇器的第二信號輸入端； 第二級二選一多路選擇器組(105):包括八個二選ー選擇器，每ー個二選ー選擇器的第一信號輸入端對應第一 D觸發器組(104)中ー個D觸發器的輸出信號，每ー個二選ー選擇器均受FULL_FLAG信號控制，將D觸發器的輸出信號送至第二 D觸發器組(106); 第二 D觸發器組(106):包括八個D觸發器，每ー個D觸發器對應接收第二級二選一多路選擇器組(105)中的一個二選一選擇器輸出的信號，每ー個D觸發器的輸出進行組合作為總線多寬度轉換電路的八位輸出DO~D7,同時姆ー個D觸發器的輸出同時送給第二級二選ー多路選擇器 組(105)中對應的一 個二選一多路選擇器的第二信號輸入端。
【文檔編號】G06F13/40GK103559161SQ201310439306
【公開日】2014年2月5日 申請日期:2013年9月24日 優先權日:2013年9月24日
【發明者】王文鋒, 陳雷, 李學武, 孫華波, 李智, 張健, 倪劼, 田藝, 張彥龍 申請人:北京時代民芯科技有限公司, 北京微電子技術研究所