用於遞歸運算數據的電路的製作方法
2023-09-22 02:27:40 1
專利名稱：用於遞歸運算數據的電路的製作方法
技術領域：
本發明涉及一個電路，該電路基於第一數據集運算第二數據集，由至少一個運算設備運算得到第一數據集，該運算設備能夠在預先定義的時鐘周期內運算一個數據，上述運算設備有一個輸入和一個輸出。
本發明還涉及一個系統，用於運算一個交錯器(interleaver)的列內置換元素，一個包含該系統的解碼電路，一個包含該解碼電路的電子設備和一個通信網絡。
本發明生成一個應用，例如，在一個衛星通信系統或者一個採用UMTS(UMTS＝通用移動電信系統)標準的系統，諸如一個第三代行動電話。
背景技術：
某些數據處理系統執行一個數據的遞歸運算，其運算一個數據集需要基於另外一個數據集。例如可以執行一個數據bj[i]的運算，其中i和j為係數，i從0變化到n，j從0變化到m，m和n為非零整數。這在冪矩陣的運算中是典型的運算。
圖1為這樣一個處理系統要運算的數據的一個例子。在本例子中，整數m為9，整數n為4。要運算5個數據集，b0
到b9
，b0[1]到b9[1]，b0[2]到b9[2]，b0[3]到b9[3]，b0[4]到b9[4]。處理系統分別運算b0
到b9
，然後是b0[1]到b9[1]，依此類推。一個數據集是基於在前的數據集。例如，b0[1]是關於b0
的一個函數fb0[1]＝f(b0
)類似地，b1[1]＝f(b1
)，b2[1]＝f(b2
)，依此類推。一般地bi[i+1]＝f(bj[i])圖2示出了執行上述運算的一個電路。該電路包括一個存儲器21，一個控制器22和一個運算設備23。以下例子敘述了基於第一數據集b0[1]到b9[1]運算第二數據集b0[2]到b9[2]。在本例子中，採用運算設備23運算一個數據需要一個時鐘周期。第一數據集b0[1]到b9[1]的數據存儲在存儲器21中。在一個時鐘周期中，將b0[1]發送到運算設備23，該設備則運算b0[2]。然後將該數據存儲在存儲器21中。在下一個時鐘周期，將b1[1]發送到運算設備23，該設備則運算b1[2]。然後將該數據存儲在存儲器21中。電路類似地處理從b2[2]到b9[2]的運算。
控制器22控制將第一數據集的數據發送到運算設備23用於運算第二數據集的數據。為了實現該控制，控制器22從存儲器21中生成保存上述第一數據集數據的一個地址。存儲器21是一個RAM存儲器(RAM＝隨機存取存儲器)。當存儲器21從控制器22收到一個地址時，就將存儲在該地址中的數據發送到運算設備23。
因此該電路需要一個隨機存取存儲器和一個控制器。該存儲器和該控制器佔據大量矽表面並且採用大量電流。這是它的一個缺點，特別是在諸如行動電話等的可攜式電子設備中。事實上，在可攜式電子設備中，有效的矽表面是有限的。而且，此類設備是用電池供電的，為了避免頻繁的對電池充電，低電流消耗是必要的。
發明內容
本發明的一個目的是提供一種基於第一數據集運算第二數據集的電路，上述電路佔用較少的矽平面，並且有較低的電流消耗。
根據本發明和在開始段中所敘述的電路有如下特徵，它包括在若干個時鐘周期內，將第一數據集從上述運算設備的輸出端傳輸到輸入端的傳輸設備，該時鐘周期數量依賴於第一數據集的數據數量和預先定義的運算一個數據所必須的周期數量，在每個時鐘周期，有一個數據通過上述傳輸設備進行傳輸。
當運算設備運算第一數據集的一個數據並且幾個時鐘周期後利用該數據進行運算第二數據集的數據時，該第一數據集的數據通過傳輸設備傳輸到運算設備的輸入端，該操作僅由上述時鐘控制。傳輸裝置是在運算設備要用到該第一數據集的數據時，該數據到達上述運算設備的輸入端。因此，電路不需要隨機存取存儲器和控制器，這樣就降低了這種電路的功耗和所佔用的矽表面。
有利的是，傳輸裝置包括用於調節將一個數據從上述運算設備的輸出端傳輸到輸入端所必須的周期數的調節裝置。因此該電路有很大的靈活性。事實上，該電路所處理的數據集中的數據量是變化的。將一個數據從運算設備的輸出端傳輸到輸入端所必須的周期數還依賴於數據集的數據量。由於此調節裝置，就可以按照要處理的數據集的數據量的一個函數，調節將一個數據從運算設備的輸出端傳輸到輸入端所必須的周期數。因此，該電路可以用於處理具有不同數據數量的數據集。
在一個優選的實施例中，傳輸裝置包括至少一個時鐘觸發寄存器，上述寄存器能夠每一時鐘周期存儲一個新數據。根據本實施例，傳輸裝置僅僅包括能夠存儲一個數據的寄存器。這種寄存器佔用的矽表面少並且電流消耗小。該電路還容易設計，該類寄存器的數量對應於將一個數據從上述運算設備的輸出端傳輸到輸入端所必須的周期數。
參考以下實施例，通過沒有局限性的例子，可以清晰的說明本發明的這些方面和其他方面。
在圖中圖1示出了要運算的數據的一個例子；圖2是一個方框圖，示出了運算圖1的數據的現有技術的電路；圖3是一個方框圖，示出了根據本發明的一個電路；圖4是一個方框圖，示出了根據本發明的一個優選實施例的電路；圖5示出了根據本發明的用於相乘累加的一個電路；圖6示出了包含根據本發明的電路的一個通信網絡；圖7示出了交錯矩陣的和一個交錯塊的運算；圖8示出了根據本發明的一個電路，該電路用於運算一個交錯器的列間置換元素。
具體實施例方式
圖3示出了根據本發明的一個電路。該電路包括一個具有一個輸入端311和一個輸出端312的運算設備31，和一個傳輸裝置32。在該例子中，傳輸裝置包括9個寄存器321-329。運算設備31還接收附加數據34，例如係數。
以下所述的例子示出了通過圖3中電路的設備是如何基於第一數據集運算第二數據集的。該例子應用於圖1中的第二數據集b0[2]到b9[2]和第一數據集b0[1]到b9[1]。
首先，基於對應於圖1中的數據集b0
到b9
的初始數據運算第一數據集的數據。這些數據以附加數據34的形式發送到運算設備31。在第一個時鐘周期內，發送數據b0
到運算設備31。然後運算設備31運算數據b0[1]，並將其存儲到寄存器321中。應該注意的是，數據b0[1]可以並行存儲在一個存儲設備中，其在圖1中沒有示出。在第二個時鐘周期內，發送數據b1
到運算設備31。然後運算設備31運算數據b1[1]，並將其代替b0[1]存儲到寄存器321中，將b0[1]發送到寄存器322中。事實上，寄存器321到329是由時鐘觸發的，這就是說，在每個時鐘周期，在一個寄存器中的數據離開該寄存器。
數據b2[1]到b9[1]的運算採用了同樣的操作。在第十個時鐘周期，存儲在寄存器329中的數據b1
被發送到運算設備31的輸入端311，然而數據b9[1]被運算設備31運算並且被發送到寄存器321中。
在第十一個時鐘周期，運算設備31基於數據b0[1]運算第二數據集的數據b0[2]。然後將該數據b0[2]存儲在寄存器321中。在第十一個時鐘周期，將存儲在寄存器329中的數據b1[1]發送到運算設備31的輸入端311。在第十二個時鐘周期，運算設備31運算數據b1[2]並將其存儲在寄存器321中。執行相同的操作用於運算數據b2[2]到b9[2]。
在該例子中，假定運算設備31運算一個數據需要一個時鐘周期。對於該運算也可以需要多個時鐘周期。例如，假設該運算需要三個時鐘周期。
在第一個時鐘周期，將數據b0
發送到運算設備31。在第二個時鐘周期，將數據b1
發送到運算設備31。在第三個時鐘周期，將數據b2
發送到運算設備31。由於一個數據的運算需要三個時鐘周期，因此在該第三個時鐘周期運算數據b0[1]。然後將該數據存儲到寄存器321中。在第十個時鐘周期，將數據b9
發送到運算設備31。然後，數據b0[1]是位於寄存器327中，並且被發送到運算設備31，從而初始化第二數據集的數據b0[2]的運算。因此，傳輸裝置32僅僅需要七個寄存器321到327。
因此，將一個數據從運算設備31的輸出端傳輸到輸入端所需要的時鐘周期數依賴於數據集的數據數量和運算一個數據所必須的時鐘周期數量。通常，如果數據集包括k個數據並且如果運算一個數據所必須的時鐘周期數為1，則將一個數據從運算設備31的輸出端傳輸到輸入端所需要的時鐘周期數為(k-1)。在圖3的例子中，這就意味著傳輸裝置需要(k-1)個由時鐘觸發的寄存器。
在上述例子中，還假設了運算為流水線型的，也就是說，在每個時鐘周期，發送一個數據到運算設備31。顯然，根據本發明的電路包括了各種運算設備，也可能並不是每個時鐘周期都發送一個數據到運算設備31。如果在這種情況下，將一個數據從一個運算設備的輸出端傳輸到輸入端所需要的時鐘周期數還是依賴於數據集的數據數量和運算一個數據所必須的時鐘周期數量，如圖5所詳細敘述的。
圖4示出了根據本發明的一個優選實施例的一個電路。除了圖3所述的元件外，該電路還包括調節裝置，用於以多路復用器35的形式調節將一個數據從上述運算設備的輸出端傳輸到輸入端所必須的周期數。多路復用器35被圖4中沒有示出的一個控制電路控制，可以將存儲在寄存器323或者寄存器327或者寄存器329中的數據發送到運算設備31的輸入端311。因此，可以調節將一個數據從運算設備31的輸出端傳輸到輸入端所需要的周期數。事實上，如果存儲在寄存器323中的數據被選擇發送到運算設備31的輸入端，則將一個數據從運算設備31的輸出端傳輸到輸入端所需要的周期數為3。如果存儲在寄存器327中的數據被選擇發送到運算設備31的輸入端，則將一個數據從運算設備31的輸出端傳輸到輸入端所需要的周期數為7。
因此，該電路可以用於處理具有數據量變化的數據集。例如，在假定運算為流水線型並且運算設備31處理一個數據要求一個時鐘周期時，要處理包含四個數據的數據集，則存儲在寄存器323中的數據被選擇發送到運算設備31的輸入端311。要處理包含九個數據的數據集，則選擇存儲在寄存器327中的數據。要處理包含十個數據的數據集，則選擇存儲在寄存器329中的數據。
顯然，調節裝置被設計為可以從寄存器321到329的每一個存儲器中選擇數據。因此，在運算設備31處理一個數據要求一個時鐘周期時，可以處理包括數量為2到10之間的數據的數據集。
圖5示出了根據本發明用於乘積累加運算的一個電路。該電路包含四個運算設備41到44。這些運算設備都是加法器。四個運算設備41到44中的每一個都分別與一個乘法器410到440連接。每個運算設備都分別與三個寄存器連接，分別為411到413，421到423，431到433，和441到443。
圖5中的電路基於十六個數據d1到d16和十六個係數c1到c16，計算相乘累加MAC1到MAC4的四個結果。
MAC1＝c1*d1+c5*d5+c9*d9+c13*d13MAC2＝c2*d2+c6*d6+c10*d10+c14*d14MAC3＝c3*d3+c7*d7+c11*d11+c15*d15MAC4＝c4*d4+c8*d8+c12*d12+c16*d16
在例如解碼濾波器中使用該電路用於以MP3格式傳輸數據。以數據帶的形式傳輸數據，每個帶分成多個子帶。圖5中的電路由時鐘控制。在每個時鐘周期有一個數據到達電路並被發送到乘法器410到440中的一個。數據d1發送到乘法器410，數據d2發送到乘法器420，數據d3發送到乘法器430，數據d4發送到乘法器440，數據d5發送到乘法器410，依此類推。
在第一個時鐘周期，係數c1發送到乘法器410，計算數據c1*d1，然後由運算設備41對其加上一個數值零。然後將數據c1*d1發送到寄存器411。在第二個時鐘周期，係數c2發送到乘法器420，計算數據c2*d2，然後由運算設備42對其加上一個數值零。然後將數據c2*d2發送到寄存器421。執行類似的操作來計算c3*d3和c4*d4的值，並分別將其發送到寄存器431和441。數據c1*d1，c2*d2，c3*d3和c4*d4形成第一數據集。
在第五個時鐘周期，係數c5發送到乘法器410，計算數據c5*d5，然後由運算設備41對其加上數據c1*d1。事實上，數據c1*d1在第二，三，四個時鐘周期經過了寄存器411，412和413，然後在第四個時鐘周期，該數據被發送到運算設備41。然後，將運算設備41計算得到的數據c1*d1+c5*d5發送到寄存器411。在第六、七和八個時鐘周期執行類似的操作，以便計算數據c2*d2+c6*d6，c3*d3+c7*d7和c4*d4+c8*d8。數據c1*d1+c5*d5，c2*d2+c6*d6，c3*d3+c7*d7和c4*d4+c8*d8是基於第一數據集計算得到的第二數據集。
圖6示出了包括根據本發明的電路的一個通信網絡。該網絡包括一個編碼設備ENC，一個傳輸信道CHAN和一個解碼電路DEC。在編碼設備ENC端，第一個系統遞歸編碼器61對要傳輸的數據矢量S1進行編碼，從而生成第一個奇偶矢量P1。與之並行，第一個交錯器62對數據矢量S1的數據進行交錯，第二個系統遞歸編碼器63對交錯後得到的矢量進行編碼，生成第二個奇偶矢量P2。一個矢量數據的交錯包括用一個預先定義的次序改變矢量中元素的順序，從而獲得另外一個矢量。以下，為了簡化描述，將會簡單敘述一個矢量中的數據的交錯或者說是矢量交錯。
隨後，將數據矢量S1、第一個奇偶矢量P1和第二個奇偶矢量P2通過傳輸信道CHAN發送到一個接收器(未在圖6中示出)。這是由發射器(未在圖6中示出)進行的。然後將數據矢量S11、第一個奇偶矢量P1和第二個奇偶矢量P2發送到解碼電路DEC。
解碼電路DEC包括第一個解碼器64，第二個解碼器66，第二個交錯器65，第三個交錯器67和解交錯器(de-interleaver)68。在圖1的例子中，解碼器64和66為軟輸入-軟輸出解碼器(SISO)。
該解碼電路DEC以迭代方式運行。在一次迭代中，第一個解碼器64基於所接收的數據矢量S1、所接收的第一個奇偶矢量P1和一個來自第二個解碼器66的外部數據矢量，計算第一個外部輸出數據矢量。如果還沒有來自第二個解碼器66的外部數據矢量，就用一個預先定義的矢量代替它，例如用一個單位矢量。在解碼的第一次迭代時這是可能的。
由第二個交錯器65對第一個外部輸出數據矢量進行交錯，從中得到的矢量被發送到第二個解碼器66。然後，第二個解碼器66基於第二個奇偶矢量P2、來自第三個交錯器67的一個矢量S2和來自第二個交錯器65的矢量，計算第二個外部輸出數據矢量，該第三個交錯器67對於其輸入端具有數據矢量S1。然後解交錯器68對第二個外部輸出數據矢量進行解交錯，從中得到的矢量被發送到第一個解碼器64。然後可以執行一個新的迭代。
該解碼電路可以用在一個電子設備中，例如一個第三代行動電話。
數據的交錯需求計算列內置換元素，如參考圖7進行的描述。由一個包含根據本發明的電路的一個系統執行該列內置換元素的計算，如參考圖8進行的描述。
圖7示出了交錯矩陣的和一個交錯塊的運算，該運算由圖6所示的通信網絡的一個交錯器執行。以下所述的例子用於符合「3GGP TS 25.212V3.9.0(2002-03)」標準的一個交錯器。
該交錯器的一個目的是改變包含在一個有K個比特的數據矢量中的數據的次序，K是40到5114之間的一個整數。交錯器根據一個由一個R行和C列的交錯矩陣預先定義的交錯方案，將數據矢量變換為一個交錯數據矢量。
圖7中的例子示出了該交錯矩陣是如何定義的和如何對一個數據矢量的位進行交錯。在該例子中，對一個包含25個比特的數據矢量B進行交錯，得到交錯數據矢量B』。應該注意的是，該例子的目的是，以一種簡單的方式說明如何獲得交錯數據矢量B』。更具體的說，該例子並不符合「3GGP TS 25.212 V3.9.0(2002-03)」標準，在該標準中，數據矢量的長度K在40到5114之間。
在該例子中，數據矢量B的每一位都由0到24之間的一個標識符進行標識。標識符逐行寫入第一個矩陣M1中。然後，根據一個列內置換方案，在矩陣M1中執行列內置換，得到一個矩陣M2。然後，根據一個列間置換方案，在矩陣M2中執行列間置換，得到一個矩陣M3。矩陣M3為一個交錯矩陣。
然後，可以通過逐列讀取該交錯矩陣的標識符，獲得交錯數據矢量B』的位的標識符。在該例子中，在數據矢量B中的第一個位置找到的由標識符《0》標識的位，其在交錯數據矢量B』中位於第二十四位置。在數據矢量B中由標識符《5》標識的位，其在交錯數據矢量B』中位於第二位置，依次類推。
對於K的每個值，都定義一個交錯方案。為了實現該目的，定義了一個列內置換方案和一個列間置換方案。上述標準規定了四個列間置換方案，如表格1定義的。例如，數字1標識的列間置換方案代替矩陣M2的第一行，該行標識為《0》，矩陣M2的第二十行標識為《19》，第二行對應第十行，依次類推。
表1列間置換方案交錯矩陣的行數和列間置換方案依賴於數據矢量的長度K，如表格2所示。該表格存儲在存儲器中，和已知長度K，交錯器確定要採用的交錯矩陣的行數R和列間置換方案。因此，由於預先確定了這些參數，對一個給定長度K的數據矢量進行交錯，交錯器不需要計算交錯矩陣的行數也不需要列間置換方案。
相反地，對每一個可能的列數C不可能存儲列間置換方案。事實上，列數C可以取2到256之間的任意整數值。因此，對每一個可能的列數C存儲列間置換方案需要特大量的存儲能力。因此，在每次對有一個新的長度K的數據矢量進行交錯時，計算列內置換方案。
表2列內置換方案和關於K的函數R為了計算給定長度K的列間置換方案，要確定下述的參數。
在第一個位置，確定一個素數p。數字p為使(p-1)-K/R≥0的最小素數。
然後，確定行數C。行數C為在整數集{(p-1)，p，(p+1)}中使K≤R*C的最小整數。
然後，確定本原根v(primitive root)，它是關於素數p的一個函數，如表3所示。
表2本原根v為關於素數p的一個函數接著，計算最小素數的一個序列q。該序列由R的值組成，按如下被構成q
＝1對於j＞0，q[j]為滿足下列條件的最小素數q[j]和(p-1)之間的最大公約數為1q[j]＞6q[j]＞q[j-1]然後，使用列間置換方案Tr[T[j]]＝q[j]，計算一個最小素數置換序列r。
然後，計算基本序列s。該序列包括p-1個值，按如下被構成s
＝1s[i]＝(v*s[i-1])mod p，這裡「mod p」指執行模p乘法。
最後，為每列j計算一個列內置換方案。對於一個給定的列j，對應下面的計算模型，在C＝p時，計算C列內置換元素UjUj[i]＝s[(i*r[j])mod(p-1)]i＝0，1，.......，p-2Uj[p-1]＝0可以證明表達式Uj[i]＝s[(i*r[j])mod(p-1)]等於Uj[i+1]＝(v』[j]*Uj[i])mod p，這裡v』[j]是一個等於vr[j]的一個新的本原根。事實上表達式s[i]＝(v*s[i-1])mod p等於以下表達式s[i]＝(vi*s
)mod p＝vimod p.
接著，表達式Uj[i]＝s[(i*r[j])mod(p-1)]等於表達式Uj[i]＝v(I*r[j])mode(p-1)mod p.
如果，有a＝v並且i*r[j]＝babmod p＝[an(p-1)][abmod(p-1)]mod p，這裡n為b＝n(p-1)+bmod(p-1).
因此abmod p＝[an(p-1)mod p][abmod(p-1)]mod p＝[(a(p-1))nmod p][abmod(p-1)]mod p
＝[a(p-1)mod p]n[abmod(p-1)]mod p如果p為一個素數，並且如果a和p之間的最大公約數為1，則a(p-1)mod p＝1。在該例子中，a＝v並且v從不等於p，這意味著a和p之間的最大公約數為1。因此[a(p-1)mod p]n＝1。從而，abmod p＝abmod(p-1)mod p如果，在該表達式中用v代替a，用i*r[j]代替b，得到vi*r[j]mod p＝v(i*r[j])mod(p-1)mod p＝Uj[i]該表達式等於表達式Uj[i]＝(v』[j])imod p，這裡v』[j]＝vr[j]用一個遞歸方式使用該表達式，得到Uj[i+1]＝(v』[j]*Uj[i])mod p圖8示出了包括根據本發明的一個電路的系統，該電路用於運算上述的列間置換元素。
該系統包括一個運算設備800和一個傳輸裝置801。運算設備包括十五個寄存器R1-R15，七個模p移位單元SMP1-SMP7，八個乘法器MUX1-MUX8，七個模p加法器AMP2-AMP8。傳輸裝置801包括十二個寄存器R16-R27。系統還包括為一個乘法器MUX9的形式的調節裝置。
運算設備800能夠執行在小於p的兩個數據x和y之間的模p乘法。假設x和y用八比特的二進位表示，從最低有效位到最高有效位寫出x＝x(0)x(1)x(2)x(3)x(4)x(5)x(6)x(7)y＝y(0)y(1)y(2)y(3)y(4)y(5)y(6)y(7)在級81，將數據x發送到模p移位單元SMP1。由於有乘法器MUX1，如果位y(0)的值為1，則將值x拷貝到寄存器R8。如果位y(0)的值為0，將值0拷貝到寄存器R8。
模p移位單元將數據x左移並且將得到的數據與p進行比較。得到的數據為x(1)x(2)x(3)x(4)x(5)x(6)x(7)0如果該得到的數據大於p，則對該得到的數據進行模p運算，並將運算的結果寫入寄存器R1。如果該得到的數據小於p，則將其拷貝到寄存器1。
在級82，將存儲在寄存器R1中的數據發送到模p移位單元SMP2和乘法器MUX2。每一步都需要一個用於觸發寄存器的時鐘周期。如果第二位y(1)的值為1，則將存儲在寄存器R1中的數據發送到模p加法器AMP2。如果第二位y(1)的值為0，則將值0發送到模p加法器AMP2。存儲在寄存器R8中的數據也發送到模p加法器AMP2。模p加法器AMP2對兩個輸入值執行模p加法並將結果發送到寄存器R9。
在級83到88期間執行類似操作，在模p加法器AMP8的輸出端得到在x和y之間的模p乘法的結果。
在後面敘述由圖8中的電路對列內置換元素進行運算。
如果交錯矩陣的行數R的值為10或者20，則新的本原根v』[j]和列內置換元素被寫入八個比特，如果R的值為5，則被寫入五個比特。
假定新的本原根v』[j]和列內置換元素被寫入八個比特。在該情況下，在一個新的本原根v』[j]和一個列內置換元素之間的模p乘法需要8個時鐘周期。
在級81，將列內置換元素U0
發送到模p移位單元SMP1和乘法器MUX1，以計算列內置換元素U0[1]。在第一個時鐘周期之後，在第二個時鐘周期執行級82。在第二個時鐘周期，將列內置換元素U1
發送到模p移位單元SMP1和乘法器MUX1，以執行在v』[1]和U1
之間的第一模p乘法級，否則，執行在v』
和U0
之間的模p乘法的第二級。
圖8示出了在第八個時鐘周期執行的運算。執行在v』
和U0
之間的模p乘法的第八級，其中乘法器MUX8確認新的本原根v』
的第八位v』
(7)的值是否為1。執行在v』[1]和U1
之間的模p乘法的第七級，其中乘法器MUX7確認新的本原根v』[1]的第七位v』[1](6)的值是否為1，依次類推。執行在v』[7]和U7
之間的模p乘法的第一級，其中乘法器MUX1確認新的本原根v』[7]的第一位v』[7](0)的值是否為1。
在第八個時鐘周期的末端，計算列內置換元素U0[1]並將其存儲在寄存器R15中。假設交錯矩陣有20行。對於每一列，都要計算二十個列內置換元素。因此計算列內置換元素U0[1]到U19[1]，然後基於U0[1]計算U0[2]，基於U1[1]計算U1[2]，依次類推。其後，在已經計算完之後的十二個時鐘周期，運算設備800再次使用由其計算得到的每個列內置換元素。傳輸裝置801包含十二個寄存器R16到R27，它在十二個時鐘周期內將一個數據從運算設備800的輸出端傳輸到輸入端。
假設交錯矩陣有10行。對於每一列j，都要計算十個列內置換元素。其後，在已經計算完之後的兩個時鐘周期，運算設備800再次使用由其計算得到的每個列內置換元素。由於乘法器MUX9，可以在寄存器R17的輸出端選擇數據，從而在兩個時鐘周期內將該數據從運算設備800的輸出端傳輸到輸入端。
動詞「包含」和它的變化詞可以從廣義方式進行解釋，也就是說，不排除在所述動詞後所列舉的元件之外存在其它元件，還包括該動詞後已經涉及的眾多元件和由單詞「一個」所修飾的元件。
權利要求
1.一種電路，該電路基於由至少一個運算設備(31)運算得到的第一數據集運算第二數據集，該運算設備能夠在預先定義的多個時鐘周期內運算一個數據，所述運算設備具有一個輸入端(311)和一個輸出端(312)，所述電路的特徵在於，它包括傳輸裝置(32)，用於在多個時鐘周期內將第一數據集的一個數據從所述運算設備的輸出端傳輸到輸入端，該時鐘周期數量取決於第一數據集的數據數量和預先定義的運算一個數據所必須的時鐘周期數量，在每個時鐘周期有一個數據通過所述傳輸裝置進行傳輸。
2.權利要求1所述的電路，其特徵在於傳輸裝置包括調節裝置(35)，用於調節將一個數據從所述運算設備的輸出端傳輸到輸入端所必須的周期數量。
3.權利要求1或2所述的電路，其特徵在於傳輸裝置包括至少一個時鐘觸發寄存器(321)，該寄存器能夠在每個時鐘周期存儲一個新的數據。
4.一種用於計算一個交錯器的列內置換元素的系統，該系統包括一個權利要求1所述的電路。
5.一種包括一個權利要求4所述系統的解碼電路。
6.一種包括一個權利要求5所述解碼電路的電子設備。
7.一個通信網絡，包括能夠發送信號的至少一個發射器，一個傳輸信道，一個能夠接收所述信號的接收器和一個權利要求5所述的解碼電路。
全文摘要
本發明涉及一個電路，該電路基於由至少一個運算設備(31)運算得到的第一數據集運算第二數據集，該運算設備能夠在預先定義的多個時鐘周期內運算一個數據。該運算設備具有一個輸入端(311)和一個輸出端(312)。該電路包括傳輸裝置(32)，用於在多個時鐘周期內將第一數據集的一個數據從所述運算設備的輸出端傳輸到輸入端，該時鐘周期數量取決於第一數據集的數據數量和預先定義的運算一個數據所必須的時鐘周期數量。在每個時鐘周期有一個數據通過所述傳輸裝置進行傳輸。
文檔編號H03M13/27GK1685620SQ03822737
公開日2005年10月19日 申請日期2003年9月10日 優先權日2002年9月25日
發明者S·查潘蒂爾, Y·塔巴科夫 申請人:皇家飛利浦電子股份有限公司