一種基於fpga的數據傳輸板之間進行高速傳輸的方法
2023-09-22 17:01:35
一種基於fpga的數據傳輸板之間進行高速傳輸的方法
【專利摘要】本發明涉及一種基於FPGA的數據傳輸板之間進行高速傳輸的方法，與現有技術相比解決了數據傳輸板之間數據通信速率低的缺陷。本發明包括以下步驟：監聽空閒標誌位；對發送FIFO寫數據；數據組幀；數據編碼；差分傳送；差分轉換；同步接收；數據解碼；數據解析；數據讀取。本發明可以更快的實現數據傳輸板之間的數據傳輸。
【專利說明】—種基於FPGA的數據傳輸板之間進行高速傳輸的方法
[0001]
【技術領域】
[0002]本發明涉及FPGA傳輸技術，具體來說是一種基於FPGA的數據傳輸板之間進行高速傳輸的方法。
[0003]
【背景技術】
[0004]目前在配電自動化終端中多採用控制板、數據傳輸板的結構，數據傳輸板之間主要通過總線來傳輸數據,傳統的數據總線有CAN7、RS232和PCI。由於智能電網的建設，對配電網要求越來越高，配電網自動化設備功能也越來越多，隨之而來的問題就是這些設備內部需要很高的數據傳輸速率來保證各種功能的實現。比如在配電自動化系統中,最大需要同時採樣90路模擬量，一個周波需要採集128點，如果用16位的採集，則數據速率至少為90xl6xl28x50=9216000bps，傳統的CAN接口，通常高速為500K?1M，顯然已經不能滿足我們的需求，而FPGA內部擁有豐富的邏輯資源和接口資源，可以實現數據傳輸板的高速通訊。因此如何開發出一種基於FPGA實現數據傳輸板高速通信的方法已經成為急需解決的技術問題。
【發明內容】
[0005]本發明的目的是為了解決現有技術中數據傳輸板之間數據通信速率低的缺陷，提供一種基於FPGA的數據傳輸板之間進行高速傳輸的方法來解決上述問題。
[0006]為了實現上述目的，本發明的技術方案如下:
一種基於FPGA的數據傳輸板之間進行高速傳輸的方法，主數據傳輸板包括主CPU和主FPGA,從數據傳輸板包括從CPU和從FPGA ;主FPGA包括與主CPU相連的主總線控制邏輯模塊，主總線控制邏輯模塊通過發送FIFO與發送幀處理模塊相連，發送幀處理模塊通過編碼模塊與並串轉換模塊相連，並串轉換模塊與差分輸出模塊相連；差分輸入模塊通過同步模塊與解碼模塊相連，解碼模塊通過接收幀處理模塊與接收FIFO相連，接收FIFO通過從總線控制邏輯模塊與從CPU相連；差分輸出模塊與差分輸入模塊相連，傳輸方法包括以下步驟:監聽空閒標誌位，檢測並串轉換模塊中的空閒標誌位是否處於空閒狀態，若處於繁忙狀態則繼續等待空閒狀態，若處於空閒狀態，主CPU將發送數據寫入主總線控制邏輯模塊，並置位於主總線控制邏輯模塊中的發送標誌位；
對發送FIFO寫數據，主總線控制邏輯模塊接收到發送標誌位的消息後，將數據寫入發送 FIFO ；
數據組幀，發送幀處理模塊檢測到發送FIFO中有數據後，將數據讀出並組幀發送給編碼模塊；
數據編碼，編碼模塊接收到數據後，將數據的每個字節通過8B/10B編碼器編成IObit的數據，發送至並串轉換模塊；
差分傳送，並串轉換模塊接收到編碼模塊的IObit數據後將其轉換成Ibit數據，通過差分輸出模塊將單端信號轉化為差分信號傳出去，並置並串轉換模塊的空閒標誌位為空閒狀態；
差分轉換，差分輸入模塊接收差分輸出模塊發送的數據並轉換成單端信號後發送給同步豐吳塊；
同步接收，同步模塊通過位同步形成數據採集時鐘，通過字節同步得到IObit數據後發送給解碼模塊；
數據解碼，解碼模塊通過8B/10B解碼器將IObit數據轉換成Sbit數據並發送給接收中貞處理模塊；
數據解析，接收幀處理模塊將數據根據幀定義進行解析，並將解析後的數據存入接收FIFO ；
數據讀取，從總線控制邏輯模塊監控接收FIFO中的字節數N，如果N=20，則產生中斷並通知從CPU，從CPU通過數據總線讀取數據。
[0007]所述的數據組幀包括以下步驟:
發送幀處理模塊監測發送FIFO中的數據字節接口 ；
若檢測到發送FIFO中的字節數不為零，則不停地輪詢發送FIFO中的字節信號；若字節數超過10個則將數據依次讀出，發送FIFO進入讀數據狀態，發送FIFO讀取一個字節的數據後進行計算校驗和，判斷處理的數據個數是否等於待發送字節數，若是則進入組幀狀態，加上幀頭、信息位和校驗位並將數據傳給編碼模塊；若數據個數小於待發送字節數，則繼續發送FIFO的數據，直到處理的字節數等於待發送字節數為止；
若發送FIFO的輪詢時間大於超時時間，發送FIFO進入數據狀態，發送FIFO讀取一個字節的數據後進計算校驗和，判斷處理的數據個數是否等於待發送字節數，若是則進入組幀狀態，加上幀頭、信息位和校驗位並將數據傳給編碼模塊；若數據個數小於待發送字節數，則繼續發送FIFO的數據，直到處理的字節數等於待發送字節數為止。
[0008]所述的數據解析包括以下步驟:
接收幀處理模塊在未收到字節使能信號前處於空閒狀態，探測到字節使能信號後，接收幀處理模塊進入幀頭狀態；
判斷幀頭狀態中收到的數據是否是幀頭，如果是則等下一個字節使能信號到來進入讀幀字節數狀態，如果不是，則返回空閒狀態；
讀取數據並轉入計算校驗狀態，在計算校驗狀態中計算校驗和並累加讀取字節數，當讀取字節數小於幀字節數時，返回讀取數據狀態；當讀取字節數等於幀字節數時，進入讀取校驗位狀態；
在讀取校驗位狀態中，判斷校驗和是否正確，如果正確則進入寫數據到接收FIFO的狀態，如果不正確則返回空閒狀態；在寫數據到接收FIFO狀態中，連續將等於幀字節數個數的數據都存入接收FIFO中，存完轉入空閒狀態，重新等待新數據幀的到來。
[0009]有益效果
本發明的一種基於FPGA的數據傳輸板之間進行高速傳輸的方法，與現有技術相比可以更快的實現數據傳輸板之間的數據傳輸。相對於CAN、RS232總線傳輸速率更高，相對於PCI總線不需要設計複雜的通信板和單獨的PCI橋接晶片，並且由於採用差分信號傳輸，其
抗幹擾能力更強，成本更低。
[0010]
【專利附圖】
【附圖說明】
圖1為基於FPGA的數據傳輸板之間的連接結構圖 圖2為本發明的方法流程圖 圖3為本發明中數據組幀的方法流程圖 圖4為本發明中位同步處理的邏輯結構示意圖 圖5為本發明中位同步處理的D觸發器連接示意圖
其中，1-主FPGA、2-主CPUUl-主總線控制邏輯模塊、12-發送FIFO、13-發送幀處理模塊、14-編碼模塊、15-並串轉換模塊、16-差分輸出模塊、3-從FPGA、31-差分輸入模塊、32-同步模塊、33-解碼模塊、34-接收幀處理模塊、35-接收FIF0、36_從總線控制邏輯模塊、4-從 CPU。
[0011]
【具體實施方式】
[0012]為使對本發明的結構特徵及所達成的功效有更進一步的了解與認識，用以較佳的實施例及附圖配合詳細的說明，說明如下:
本發明一種基於FPGA的數據傳輸板之間進行高速傳輸的方法，如圖1所示，可以根據現有技術的內容對主數據傳輸板與從數據傳輸板之間進行連接，數據傳輸板為設於控制板上用於數據傳輸而使用。主數據傳輸板用於發送數據而使用，包括主CPU2和主FPGAl，從數據傳輸板用於接收數據而使用，包括從CPU4和從FPGA3。主FPGAl包括與主CPU2相連的主總線控制邏輯模塊11，主總線控制邏輯模塊11通過發送FIF012與發送幀處理模塊13相連，發送幀處理模塊13通過編碼模塊14與並串轉換模塊15相連，並串轉換模塊15與差分輸出模塊16相連。從FPGA3包括差分輸入模塊31，差分輸入模塊31通過同步模塊32與解碼模塊33相連，解碼模塊33通過接收幀處理模塊34與接收FIF035相連，接收FIF035通過從總線控制邏輯模塊36與從CPU4相連。差分輸出模塊16與差分輸入模塊31相連,可以通過LVPECL總線進行差分輸出模塊16與差分輸入模塊31之間的連接，從而實現主數據傳輸板和從數據傳輸板之間的物理連接。
[0013]如圖2所示，基於FPGA的數據傳輸板之間進行高速傳輸的方法包括以下步驟: 第一步，檢測並串轉換模塊15中的空閒標誌位是否處於空閒狀態，若處於繁忙狀態則
繼續等待空閒狀態，若處於空閒狀態，主CPU2將發送數據寫入主總線控制邏輯模塊11，並置位於主總線控制邏輯模塊11中的發送標誌位。並串轉換模塊15通過主CPU2進行檢測，置位於主總線控制邏輯模塊11中的發送標誌位即置位主總線控制邏輯模塊11的寫使能信號有效。
[0014]第二步，主總線控制邏輯模塊11接收到發送標誌位的消息後，將數據寫入發送FIF012。當主總線控制邏輯模塊11接到的寫使能信號有效後，將接收到的數據發送給發送FIF012。[0015]第三步，發送幀處理模塊13檢測到發送FIF012中有數據後，將數據讀出並組幀發送給編碼模塊14。發送幀處理模塊13監測發送FIF012中的數據字節接口，其中如果字節數超過10個則將數據依次讀出，並加上幀頭、信息位及校驗位，如果字節數超時不變，則將發送FIF012中剩餘的字節讀出加上幀頭、信息位及校驗位，同時將數據給編碼模塊15。
[0016]如圖3所示，其包括以下步驟:
(I)發送幀處理模塊13監測發送FIF012中的數據字節接口，發送幀處理模塊13對發送FIF012中的數據字節接口進行實時監聽。
[0017](2)若檢測到發送？正012中的字節數不為零，則不停地輪詢發送？正012中的字節信號，此時為字節數狀態。
[0018](3)檢測發送FIF012中的字節數時，若字節數超過10個則將數據依次讀出，發送FIF012進入讀數據狀態，發送FIF012讀取一個字節的數據後進行計算校驗和。此時，判斷處理的數據個數是否等於待發送字節數，若是則進入組幀狀態，加上幀頭、信息位和校驗位並將數據傳給編碼模塊14 ;若數據個數小於待發送字節數，則繼續發送FIF012的數據，直到處理的字節數等於待發送字節數為止。
[0019](4)同樣，在第(2)步的判斷中，若發送FIF012的輪詢時間大於超時時間，發送FIF012進入讀數據狀態，發送FIF012讀取一個字節的數據後進計算校驗和。此時判斷處理的數據個數是否等於待發送字節數，若是則進入組幀狀態，加上幀頭、信息位和校驗位並將數據傳給編碼模塊14 ;若數據個數小於待發送字節數，則繼續發送FIF012的數據，直到處理的字節數等於待發送字節數為止。
[0020]在以上第(3)步和第(4)步的組幀狀態中，將幀頭、信息位、校驗位加上，然後進入傳送數據狀態，在此狀態中，發送幀處理模塊13逐字節的發送數據和字節使能位給編碼模塊14，直至發送字節數等於幀字節數為止。
[0021]第四步，編碼模塊14接收到數據後，將數據的每個字節通過8B/10B編碼器編成IObit的數據，發送至並串轉換模塊15。編碼模塊14探測到字節使能信號後再依據8B/10B編碼規則將8bit數據變換為IObit數據，然後發送字節使能信號通知並串轉換模塊T5數據準備就緒。
[0022]第五步，並串轉換模塊15接收到編碼模塊14的IObit數據後將其轉換成Ibit數據，通過差分輸出模塊16將單端信號轉化為差分信號傳出去，並置並串轉換模塊15的空閒標誌位為空閒狀態。並串轉換模塊15在接收到字節使能信號後，將數據通過移位寄存器轉換為Ibit的數據，發送給差分輸出模塊16。
[0023]以上完成了主數據傳輸板對外發送數據的方法過程，以下為從數據傳輸板接收數據的方法過程。
[0024]第六步，差分輸入模塊31接收差分輸出模塊16發送的數據並轉換成單端信號後發送給同步模塊32。，在這裡板間信號可以採用LVPECL標準，假設CPU總線速度為NMhz，則LVPECL信號的速度S為8xNxl.25 Mhz0差分輸出模塊31把Ibit的單端信號轉換成差分LVPECL電平信號通過主數據傳輸板將信號傳輸到從數據傳輸板上。
[0025]第七步，同步模塊32通過位同步形成數據採集時鐘，通過字節同步得到數據為IObit數據後發送給解碼模塊33。
[0026]同步模塊32包括位同步和字節同步兩層邏輯。由差分輸出模塊16出來的單端信號，需要確定有效數據位從哪開始，形成數據採集時鐘，稱之為位同步。在位同步之後需要確定有效字節從哪開始，稱之為字節同步。
[0027]位同步的基本原理是數據線上信號的上升或下降沿就是IBIT數據的開始，通過不同相位的時鐘來採集信號，判斷信號的上升沿和下降沿，再根據判斷的結果來選擇合適的採樣相位。首先通過PLL產生兩個相位相差90度頻率與數據傳輸速率一樣的時鐘，再利用CLK和CLK90的上升和下降沿分別對LVPECL埠接收來的單端信號採樣，並通過如圖5所示的兩級D觸發器,消除亞穩態的影響,如圖4所示，Ax、Bx、Cx、Dx分別代表CLK O度、90度、180度、270度4種不同的採集相位所採集的信號。信號首先通過4個相位時鐘進行信號採集，然後通過兩級D觸發器，產生的信號再經過圖5所示的電路，來產生上升沿和下降沿判定信號。
[0028]其中，上升沿判定信號為AP、BP、CP、DP，下降沿判定信號為AN、BN、CN、DN。根據這兩組判定信號來選擇合適的採樣相位，對於這兩組判定信號，可能會有5種情況
a、AP=BP=CP=DP=I,或AN=BN=CN=DN=I, A相位首先發現跳變沿，則選擇C相位時鐘為採樣時鐘。
[0029]b、AP=1、BP=CP=DP=O,或AN= 1、BN=CN=DN=O, B相位首先發現跳變沿，則選擇D相位時鐘為採樣時鐘。
[0030]c、AP=BP=1、CP=DP=O,或AN=BN= 1、CN=DN=O, C相位首先發現跳變沿，則選擇A相位時鐘為採樣時鐘。
[0031]d、AP=BP=CP=1、DP=0，或AN=BN=CN= 1、DN=0，D相位首先發現跳變沿，則選擇B相位時鐘為採樣時鐘。
[0032]e,AP=BP=CP=DP=O,或AN=BN=CN=DN=O,說明位數據沒有發生變化，則延用上次的採樣時鐘。
[0033]字節同步過程中，數據是通過8B/10B編碼後傳輸，每一種字節編碼的結果是不一樣的，同時8B/10B編碼方式有候補碼，它與其它任意一種字節組合的編碼都不一樣，這樣我們就可以利用候補碼做為首字節和尾字節來代表有效字節的開始和結束。本發明中使用候補碼K28.5來作為頭字節，候補碼K28.3作為尾字節，K28.5、K28.3不會與其他字節的編碼重複，所以探測和K28.5 一樣位串以後，其後的數據位可按照10位一個字節來組成數據，並以探測到k28.3位串結束，同時將數據送到後面的8B/10B解碼模塊進行解碼，轉換成8bit —字節的數據。
[0034]同步模塊通過以上兩層邏輯後，將IObit數據放鬆給解碼模塊33並通過字節使能信號通知解碼模塊33接收數據。
[0035]第八步，解碼模塊33通過8B/10B解碼器將IObit數據轉換成Sbit數據並發送給接收幀處理模塊34。解碼模塊33探測到同步模塊32送來的字節使能信號，將接收的IObit數據根據10B/8B解碼規則轉換成Sbit數據，送給接收幀處理模塊34，同時發出字節使能信號，通知接收幀處理模塊34接收數據。
[0036]第九步，接收幀處理模塊34將數據根據幀定義進行解析，並將解析後的數據存入接收 FIF035。
[0037]其包括以下步驟:
(I)接收幀處理模塊34在未收到字節使能信號前處於空閒狀態，探測到字節使能信號後，接收幀處理模塊34進入幀頭狀態。
[0038](2)在幀頭狀態中，判斷幀頭狀態中收到的數據是否是幀頭，如果是則等下一個字節使能信號到來進入讀幀字節數狀態，如果不是，則返回空閒狀態。
[0039](3)在讀幀字節數狀態中，讀取數據即信息體字節(幀字節數)，記錄在幀字節數信號裡，並轉入計算校驗狀態。在計算校驗狀態中計算校驗和並累加讀取字節數，當讀取字節數小於幀字節數時，返回讀取數據狀態；當讀取字節數等於幀字節數時，進入讀取校驗位狀態；
(4)在讀取校驗位狀態中，狀態機讀取校驗位，判斷校驗和是否正確，，進入判斷校驗位狀態。如果正確則進入寫數據到接收FIF035的狀態，如果不正確則返回空閒狀態；在寫數據到接收FIFO狀態35中，連續將等於幀字節數個數的數據都存入接收FIF035中，存完轉入空閒狀態，重新等待新數據幀的到來。
[0040]第十步，從總線控制邏輯模塊36監控接收FIF035中的數據字節數信號N，如果N=20,則產生中斷並通知從CPU4，從CPU4通過數據總線讀取數據。總線控制邏輯模塊36監控接收FIF035中的數據字節數信號，如果N=20則產生中斷信號。CPU4接收到中斷信號後，啟動數據總線從從總線控制邏輯模塊36中讀取20個字節的數據，然後再等待下個中斷的到來,至此主數據傳輸板和從數據傳輸板間數據傳輸完畢。
[0041]以上顯示和描述了本發明的基本原理、主要特徵和本發明的優點。本行業的技術人員應該了解，本發明不受上述實施例的限制，上述實施例和說明書中描述的只是本發明的原理，在不脫離本發明精神和範圍的前提下本發明還會有各種變化和改進，這些變化和改進都落入要求保護的本發明的範圍內。本發明要求的保護範圍由所附的權利要求書及其等同物界定。
【權利要求】
1.一種基於FPGA的數據傳輸板之間進行高速傳輸的方法，主數據傳輸板包括主CPU(2 WPiFPGA (I )，從數據傳輸板包括從CPU (4)和從FPGA (3);主FPGA (I)包括與主CPU(2)相連的主總線控制邏輯模塊(11)，主總線控制邏輯模塊(11)通過發送FIFO (12)與發送幀處理模塊(13)相連，發送幀處理模塊(13)通過編碼模塊(14)與並串轉換模塊(15)相連，並串轉換模塊(15)與差分輸出模塊(16)相連；差分輸入模塊(31)通過同步模塊(32)與解碼模塊(33)相連，解碼模塊(33)通過接收幀處理模塊(34)與接收FIFO (35)相連，接收FIFO (35)通過從總線控制邏輯模塊(36)與從CPU (4)相連；差分輸出模塊(16)與差分輸入模塊(31)相連，其特徵在於，傳輸方法包括以下步驟: 10)監聽空閒標誌位，檢測並串轉換模塊(15)中的空閒標誌位是否處於空閒狀態，若處於繁忙狀態則繼續等待空閒狀態，若處於空閒狀態，主CPU (2)將發送數據寫入主總線控制邏輯模塊(11)，並置位於主總線控制邏輯模塊(11)中的發送標誌位； 11)對發送FIFO寫數據，主總線控制邏輯模塊(11)接收到發送標誌位的消息後，將數據寫入發送FIFO (12)； 12)數據組幀，發送幀處理模塊(13)檢測到發送FIFO(12)中有數據後，將數據讀出並組幀發送給編碼模塊(14)； 13)數據編碼，編碼模塊(14)接收到數據後，將數據的每個字節通過8B/10B編碼器編成IObit的數據，發送至並串轉換模塊(15)； 14)差分傳送，並串轉換模塊(15)接收到編碼模塊(14)的IObit數據後將其轉換成Ibit數據，通過差分輸出模塊(16)將單端信號轉化為差分信號傳出去，並置並串轉換模塊(15)的空閒標誌位為空閒 狀態； 15)差分轉換，差分輸入模塊(31)接收差分輸出模塊(16)發送的數據並轉換成單端信號後發送給同步模塊(32); 16)同步接收，同步模塊(32)通過位同步形成數據採集時鐘，通過字節同步得到IObit數據後發送給解碼模塊(33)； 17)數據解碼，解碼模塊(33)通過8B/10B解碼器將IObit數據轉換成Sbit數據並發送給接收幀處理模塊(34)； 18)數據解析，接收幀處理模塊(34)將數據根據幀定義進行解析，並將解析後的數據存入接收FIFO (35)； 19)數據讀取，從總線控制邏輯模塊(36)監控接收FIFO(35)中的數據字節數信號N，如果N=20，則產生中斷並通知從CPU (4)，從CPU (4)通過數據總線讀取數據。
2.根據權利要求1所述的一種基於FPGA的數據傳輸板之間進行高速傳輸的方法，其特徵在於，所述的數據組幀包括以下步驟: 21)發送幀處理模塊(13)監測發送FIFO(12)中的數據字節接口 ； 22)若檢測到發送FIFO(12)中的字節數不為零，則不停地輪詢發送FIFO (12)中的字節信號； 23)若字節數超過10個則將數據依次讀出，發送FIFO(12)進入讀數據狀態，發送FIFO(12)讀取一個字節的數據後進行計算校驗和，判斷處理的數據個數是否等於待發送字節數，若是則進入組幀狀態，加上幀頭、信息位和校驗位並將數據傳給編碼模塊(14);若數據個數小於待發送字節數，則繼續發送FIFO (12)的數據，直到處理的字節數等於待發送字節數為止； 24)若發送FIFO (12)的輪詢時間大於超時時間，發送FIFO (12)進入數據狀態，發送FIFO (12)讀取一個字節的數據後進計算校驗和，判斷處理的數據個數是否等於待發送字節數，若是則進入組幀狀態，加上幀頭、信息位和校驗位並將數據傳給編碼模塊(14);若數據個數小於待發送字節數，則繼續發送FIFO (12)的數據，直到處理的字節數等於待發送字節數為止。
3.根據權利要求1所述的一種基於FPGA的數據傳輸板之間進行高速傳輸的方法，其特徵在於，所述的數據解析包括以下步驟: 31)接收幀處理模塊(34)在未收到字節使能信號前處於空閒狀態，探測到字節使能信號後，接收幀處理模塊(34)進入幀頭狀態； 32)判斷幀頭狀態中收到的數據是否是幀頭，如果是則等下一個字節使能信號到來進入讀幀字節數狀態，如果不是，則返回空閒狀態； 33)讀取數據並轉入計算校驗狀態，在計算校驗狀態中計算校驗和並累加讀取字節數，當讀取字節數小於幀字節數時，返回讀取數據狀態；當讀取字節數等於幀字節數時，進入讀取校驗位狀態； 34)在讀取校驗位狀態中，判斷校驗和是否正確，如果正確則進入寫數據到接收FIFO(35)的狀態，如果不正確則返回空閒狀態；在寫數據到接收FIFO狀態(35)中，連續將等於幀字節數個數的數據都存入接收FIFO (35)中，存完轉入空閒狀態，重新等待新數據幀的到來。
【文檔編號】H04L1/00GK104008078SQ201410226473
【公開日】2014年8月27日 申請日期:2014年5月27日 優先權日:2014年5月27日
【發明者】徐強, 王飛, 王俊 申請人:安徽中興繼遠信息技術股份有限公司