一種多屏控制器的製造方法

2023-10-08 15:01:14

一種多屏控制器的製造方法
【專利摘要】本實用新型公開了一種多屏控制器，解決了現有技術中存在的輸出畫面同步性差的問題。該多屏控制器包括：控制晶片，處理器，和N個輸出晶片，N為正整數；處理器，用於接收至少一路視頻數據；控制晶片，用於向處理器發送控制指令，控制指令用於指示顯示至少一路視頻數據的拼接屏的顯示區域，拼接屏的顯示區域與輸出晶片一一對應；若控制指令指示顯示至少一路視頻數據的拼接屏的顯示區域為至少兩個，處理器對至少一路視頻數據中的解析度進行放大，按照控制指令指示的顯示區域數量，將解析度放大後的視頻數據分割為至少兩路，並將分割得到的每路視頻數據分別發送給控制指令指示的顯示區域對應的輸出晶片；輸出晶片，用於將接收到的視頻數據輸出。
【專利說明】
【技術領域】
[0001] 本實用新型涉及視頻處理領域，尤其涉及一種多屏控制器。 一種多屏控制器

【背景技術】
[0002] 隨著視頻監控技術的發展，需要一個屏幕同時顯示多個視頻，進而也就需要多屏 控制器來完成視頻數據的採集，經過視頻處理後，統一進行顯示。當前有基於電路交換方案 的多屏控制器，但它存在輸出畫面同步性差的問題。
[0003] 視頻數據在拼接屏上的顯示方式至少但不僅限與包括以下幾種（這裡以一個拼 接屏包括多個顯示區域為例）：
[0004] 第一種顯示方式，每路視頻數據不需要進行分割處理，針對一路數據經過處理後， 顯示在拼接屏的一個顯示區域。
[0005] 第二種顯示方式，每路數據不需要進行分割處理，將一路視頻數據經過處理後，顯 示在拼接屏的所有顯示區域。
[0006] 第三種顯示方式，針對一路數據需要進行分割處理，並將分割後每部分在拼接屏 的多個顯示區域顯示。
[0007] 第四種顯示方式，針對多路數據需要進行縮小、拼接和疊加處理，並將處理後的視 頻數據在拼接屏的一個顯示區域顯示。
[0008] 上述顯示方式中，針對第三種顯示方式的一路視頻需要進行分割處理，並將分割 後每部分在拼接屏的多個顯示區域顯示的情況下對同步性的要求較高。
[0009] 下面以如圖1所示為基於電路交換方案的多屏控制器的結構圖為例對第三種顯 示方式進行說明。該多屏控制器包括：主控晶片101，交換晶片102、四個採集晶片為採集芯 片103a，採集晶片103b，採集晶片103c，採集晶片103d、四個採集處理晶片為採集處理晶片 104a，採集處理晶片104b，採集處理晶片104c，採集處理晶片104d，四個輸出處理晶片為輸 出處理晶片105a，輸出處理晶片105b，輸出處理晶片105c，輸出處理晶片105d，四個輸出芯 片為輸出晶片106a，輸出晶片106b，輸出晶片106c，輸出晶片106d。
[0010] 以採集晶片l〇3a採集一路視頻數據為例：
[0011] 採集晶片l〇3a從輸入埠採集一路視頻數據，並將採集到的視頻數據發送給與 其相連接採集處理晶片l〇4a ;採集處理晶片104a將接收到的視頻數據進行格式轉換，並將 轉化後的視頻數據發送給交換晶片102 ;交換晶片102在主控晶片101的控制下，對視頻數 據進行分割為四部分，每部分在拼接屏的四個子屏上顯示。將分割後的每一部分視頻數據 分別通過交換晶片101的輸出埠發送給輸出處理晶片105a，輸出處理晶片105b，輸出處 理晶片105c，輸出處理晶片105d。輸出處理晶片105a，輸出處理晶片105b，輸出處理晶片 105c，輸出處理晶片105d對接收到的視頻數據進行交叉、縮放、疊加等處理，封裝為一路新 視頻發送給對應的輸出晶片（例如：經過輸出處理晶片105a處理後的視頻數據發送給輸出 晶片106a)，輸出晶片通過輸出埠將視頻數據輸出到對應的拼接屏的子屏上。
[0012] 利用上述多屏控制器由於各個輸出處理晶片在物理性能可能存在差異，例如：頻 率、上電時間等。因此在輸出處理晶片進行處理所用的時間上有差異，各部分視頻數據通過 輸出晶片輸出到拼接屏的所用的時間也就不同，導致同步性較差。 實用新型內容
[0013] 本實用新型提供一種多屏控制器，用以解決現有技術中存在的輸出畫面同步性差 的問題。
[0014] 本實用新型提供了一種多屏控制器，該多屏控制器包括：
[0015] 控制晶片，處理器，和N個輸出晶片，N為正整數；
[0016] 處理器，用於接收至少一路視頻數據；
[0017] 控制晶片，用於向處理器發送控制指令，該控制指令用於指示顯示至少一路視頻 數據的拼接屏的顯示區域，該拼接屏的顯示區域與輸出晶片一一對應；處理器還用於，接收 控制晶片發送的控制指令；若控制指令指示顯示至少一路視頻數據的拼接屏的顯示區域為 至少兩個，對至少一路視頻數據中的解析度進行放大，按照控制指令指示的顯示區域數量， 將解析度放大後的視頻數據分割為至少兩路，並將分割得到的每路視頻數據分別發送給控 制指令指示的顯示區域對應的輸出晶片；
[0018] 輸出晶片，用於將接收到處理器發送的視頻數據輸出。
[0019] 本實用新型採用處理器對接收到的視頻數據中的解析度進行放大，然後根據控制 指令指示的顯示區域數量，將解析度放大後的視頻數據分割為至少兩路，並將分割後視頻 數據直接輸出。由於解析度放大等處理都在分割之前進行，在分割後並不對每部分單獨處 理，保證了輸出晶片接收到各部分視頻數據的同步性。本實用新型的改進還在於通過利用 處理器來代替現有技術中的交換晶片以及輸出處理晶片，來對視頻數據進行處理。
[0020] 較佳的，該多屏控制器還包括：
[0021] Μ個採集晶片，與Μ個採集晶片一一對應的視頻預處理器；
[0022] 每個採集晶片採集一路視頻數據，並將採集的一路視頻數據傳輸給對應的視頻預 處理器；
[0023] 每個視頻預處理器對接收到的一路視頻數據進行視頻預處理後，將視頻預處理後 的一路視頻數據傳輸給處理器。
[0024] 較佳的，多屏控制器還包括：
[0025] 與控制晶片連接的至少一個採集晶片；
[0026] 採集晶片，用於採集一路視頻數據，並將採集到的一路視頻數據傳輸給控制芯 片；
[0027] 控制晶片，還用於對採集晶片採集到的視頻數據進行視頻預處理。
[0028] 基於上述多屏控制器的任意一種實現方式，較佳的，控制晶片還用於，接收網絡視 頻碼流數據，對接收到的網絡視頻碼流數據進行解碼，並將解碼後的網絡視頻碼流數據發 送給處理器。
[0029] 較佳的，視頻預處理器及與視頻預處理器相連的採集晶片集成在一個晶片上。
[0030] 較佳的，控制晶片為片上系統S0C晶片。
[0031] 較佳的，處理器為FPGA現場可編程門陣列晶片。
[0032] 較佳的，視頻預處理器為FPGA現場可編程門陣列晶片。

【專利附圖】

【附圖說明】
[0033] 圖1為現有技術提供的多屏控制器示意圖；
[0034] 圖2為本實用新型實施例提供的多屏控制器示意圖；
[0035] 圖3為本實用新型實施例提供的另一個多屏控制器示意圖。

【具體實施方式】
[0036] 本實用新型實施例提供了一種多屏控制器，解決了現有技術中存在的輸出畫面同 步性差的問題。
[0037] 下面結合附圖對本實用新型實施例作具體說明。
[0038] 本實用新型實施例提供了一種多屏控制器，如圖2所示，該多屏控制器包括：
[0039] 控制晶片201，處理器202,和N個輸出晶片2031?203N，N為正整數；
[0040] 處理器202,用於接收至少一路視頻數據。
[0041] 控制晶片201，用於向處理器202發送控制指令，控制指令用於指示顯示至少一路 視頻數據的拼接屏的顯示區域，拼接屏的顯示區域與輸出晶片2031?203N -一對應。
[0042] 其中，控制晶片201接收控制信號，用於根據控制信號向處理器202發送控制指 令。
[0043] 處理器202接收控制晶片201發送的控制指令；若控制指令指示顯示至少一路視 頻數據的拼接屏的顯示區域為至少兩個，處理器202對至少一路視頻數據中的解析度進行 放大，按照控制指令指示的顯示區域數量，將解析度放大後的視頻數據分割為至少兩路，並 將分割得到的每路視頻數據分別發送給控制指令指示的顯示區域對應的輸出晶片。
[0044] 輸出晶片，用於將接收到處理器202發送的視頻數據輸出。
[0045] 其中，本實用新型中對至少一路視頻數據中的解析度進行放大，按照控制指令指 示的顯示區域數量，將解析度放大後的視頻數據分割為至少兩路是現有技術中存在的處理 方式，本實用新型是將這種處理方式通過處理器實現並應用到多屏控制器中。
[0046] 通過上述實施例，本實用新型採用處理器對接收到的視頻數據中的解析度進行放 大，然後根據控制指令指示的顯示區域數量，將解析度放大後的視頻數據分割為至少兩路， 並將分割後視頻數據直接輸出。由於解析度放大等處理都在分割之前進行，在分割後並不 對每部分單獨處理，保證了輸出晶片接收到各部分視頻數據的同步性。本實用新型的改進 還在於通過利用處理器來代替現有技術中的交換晶片以及輸出處理晶片，來對視頻數據進 行處理。
[0047] 具體的，處理器202包括至少N個輸出接口，該處理器202通過該至少N個輸出接 口與N個輸出晶片2031?203N--相連。則控制指令用於指示顯示至少一路視頻數據 的拼接屏的顯示區域，即該控制命令用於指示上述至少一路視頻數據從對應的輸出接口輸 出，從而在輸出晶片接收到視頻數據後，發送給拼接屏以將該視頻數據顯示在該輸出晶片 對應的顯示區域。
[0048] 較佳的，該拼接屏包括多個單屏，每個單屏可以劃分為多個顯示區域。上述顯示區 域可以是單屏的整個顯示區域，也可以是一個單屏的一個顯示區域。該拼接屏還可以包括 一個單屏，該單屏可以劃分為多個顯示區域，上述顯示區域是單屏的一個顯示區域。
[0049] 較佳的，若指示命令指示顯示至少兩路視頻數據的拼接屏的顯示區域為一個，處 理器202將至少兩路視頻數據進行縮小、拼接和疊加處理，並將處理後的視頻數據發送給 控制指令指示的顯示區域對應的輸出晶片。
[0050] 單輸出屏開窗數是指一個顯示屏分割為多個不同的顯示區域，用於顯示相同或者 不同的視頻數據。
[0051] 較佳的，該多屏控制器還包括：
[0052] Μ個採集晶片，與Μ個採集晶片一一對應的視頻預處理器；
[0053] 每個採集晶片採集一路視頻數據，並將採集的一路視頻數據傳輸給對應的視頻預 處理器；
[0054] 每個視頻預處理器對接收到的一路視頻數據進行視頻預處理後，將視頻預處理後 的一路視頻數據傳輸給處理器。
[0055] 其中，視頻預處理包括對視頻數據進行格式轉換、顏色空間轉換等。
[0056] 其中，上述控制命令還用於指示對應的採集晶片採集數據。
[0057] 上述Μ個採集晶片可以不同，可以用於採集不同的格式的視頻數據，例如： VGA(Video Graphics Array，視頻圖像陣列）、DVI (Digital Visual Interface，數字視頻 接口）、CVBS(Composite Video Broadcast Signal,複合視頻廣播信號）等視頻源。
[0058] 較佳的，上述視頻預處理器及與視頻預處理器相連的採集晶片集成在一個晶片 上。
[0059] 較佳的，該多屏控制器還包括：
[0060] 與控制晶片201連接的至少一個採集晶片；
[0061] 採集晶片，用於採集一路視頻數據，並將採集到的一路視頻數據傳輸給控制芯 片；
[0062] 控制晶片201，還用於對採集晶片採集到的視頻數據進行視頻預處理。
[0063] 基於上述任意實施例，較佳的，控制晶片還用於，接收網絡視頻碼流數據，並對接 收到的網絡視頻碼流數據進行解碼，並將解碼後的網絡視頻碼流數據發送給處理器。
[0064] 其中，上述網絡視頻碼流數據可以是乙太網視頻數據碼流或者3G網絡視頻碼流 數據等等，此處本實用新型不做具體限定。
[0065] 控制晶片201對接收到的網絡視頻碼流數據進行解碼，並將解碼後的網絡視頻碼 流數據發送給處理器，由於處理器本身不具有拉流解碼能力，通過控制晶片解碼，送入處理 器，並與其他視頻同時處理，增加產品整體性能。
[0066] 基於上述任意實施例，較佳的，控制晶片201為片上系統S0C晶片。
[0067] 其中，S0C晶片可以是--8168晶片，該晶片集成有解碼模塊和ARM(精簡指令集計 算機微處理器）內核等，外圍接口有視頻採集口、網絡接口和PCIe2.0(接口標準）接口。
[0068] 基於上述任意實施例，較佳的，處理器202為FPGA現場可編程門陣列晶片。
[0069] 該FPGA具有豐富的輸入輸出接口、多路SerdeS(串行器/解串器）接口、支持 PCIe2. 0協議，指示高速外部存儲器接口和超大規模的邏輯資源。比如Altera的StratixIV 系列的FPGA，該FPGA有近500個輸入輸出接口、有PCIe2. 0,有16對serdes接口，支持 DDR3 (第三代雙倍數據率同步動態堆積存取存儲器）等。
[0070] 較佳的，視頻預處理器為FPGA。
[0071] 下面結合具體應用場景對本實用新型實施例作具體說明。
[0072] 多屏處理器由四部分組成。第一部分為視頻採集部分，第二部分為控制部分，第 三部分為視頻處理部分，第四部分為視頻輸出部分。第一部分由採集晶片和視頻預處理器 構成，第二部分由控制晶片構成，此處以Ti8168晶片為例，該--8168晶片集成有解碼模塊 和ARM模塊，外圍接口有視頻採集口、網絡接口和PCI2. 0接口；第三部分由處理器構成，此 處以Altera的StratixIV系列的FPGA為例，第四部分由輸出晶片構成。上述Altera的 StratixlIV系列的FPGA包括近500個輸入輸出接口，支持PCIe2. 0,有16對serdes，支持 DDR3 等。
[0073] 下面以圖3為例，視頻採集部分包括9個採集晶片，9個視頻預處理器，採集晶片 3011-3019,視頻預處理器3021?3029,控制部分包括控制晶片303,視頻處理部分包括處 理器304,視頻輸出部分包括9個輸出晶片，輸出晶片3051?3059。
[0074] 9個採集晶片與9個視頻預處理器--相連，控制晶片303為--8168晶片構成，處 理器304由Altera的StratixIV系列的FPGA構成。處理器304包括16對serdes接口， 輸入serdes接口 II?116,輸出serdes接口 01?016,9個視頻預處理器3021?3029 與處理器的9個視頻輸入所需要的serdes接口 II?19相連。上述9個輸出晶片3051? 3059分別與處理器的9個視頻輸出所需要的serdes接口相連。
[0075] 控制晶片303通過網絡接口接收控制信號，根據接收到的控制信號通過控制晶片 303的PCIe2. 0接口向視頻採集部分及處理器發送控制命令。控制命令指示視頻採集的部 分中具體哪個或者哪幾個採集晶片採集視頻數據，用於指示處理器304對採集晶片採集的 視頻數據作如何處理，處理後的視頻數據具體從哪個接口輸出。
[0076] 若控制指令指示顯示至少一路視頻數據的拼接屏的顯示區域為至少兩個，處理器 304用於對至少一路視頻數據中的解析度進行放大，按照控制指令指示的顯示區域數量，將 解析度放大後的視頻數據分割為至少兩路，並將分割得到的每路視頻數據分別發送給控制 指令指示的顯示區域對應的輸出晶片。
[0077] 例如：控制晶片303發送控制指令指示採集晶片3011接收一路視頻數據，並向處 理器發送控制指令指示該一路視頻數據分割為9部分，並在輸出接口 01?09輸出。接收到 控制指令的採集晶片3011採集一路視頻數據，並將該數據傳輸給處理器304。處理器304 對該採集到的一路視頻數據進行解析度放大，並將放大後的視頻數據分割為9部分，通過 輸出接口 01?09發送給與其連接的輸出晶片3051?3059,。輸出晶片3051?3059對接 收到的視頻數據進行格式轉換，並將轉換後的視頻數據輸出，從而在拼接屏的9個顯示區 域分開顯示該分割後的各部分視頻數據。
[0078] 其中，輸出晶片3051?3059還將視頻數據的格式轉換為TMDS格式的視頻輸出。
[0079] 若控制指令指示多個採集晶片採集數據，並指示處理器將該多個採集晶片採集的 視頻數據進行縮放、拼接、疊加處理，並將處理後的視頻數據從其中一個輸出接口輸出。
[0080] 例如：控制晶片303發送控制指令指示採集晶片3011?3019分別接收一路數據， 並向處理器發送控制指令指示該9路數據拼接為1部分，並在輸出接口 01輸出。採集晶片 3011?3019根據控制指令分別採集一路視頻數據，處理器304根據接收到的控制指令將該 多個採集晶片採集的視頻數據進行縮放、拼接、疊加處理，並將處理後的視頻數據從控制指 令指示的輸出接口 01輸出給輸出晶片3051，輸出晶片3051在接收到視頻數據後進行格式 轉換，並將轉化後的視頻數據輸出。以使在拼接屏的一個顯示區域進行顯示。
[0081] 上述實施例提供的多屏控制器能夠實現採集16路視頻數據，處理器能夠同時處 理多個視頻數據，畫面輸出完全同步。
[0082] 較佳的，上述實施例提供的多屏控制器，還包括與控制晶片相連的採集晶片，用於 採集視頻數據。控制晶片還用於對接收到的視頻數據進行視頻預處理，並將預處理後的視 頻數據通過PCIe2. 0接口傳輸給處理器。
[0083] 上述控制晶片303還用於接收網絡視頻碼流數據，並對接收到的網絡視頻碼流數 據進行解碼，並將解碼後的網絡視頻碼流數據傳輸給處理器。
[0084] 其中，網絡視頻碼流數據可以是乙太網視頻數據碼流也可以是3G網絡視頻碼流 數據等等。
[0085] 儘管已描述了本實用新型的優選實施例，但本領域內的技術人員一旦得知了基本 創造性概念，則可對這些實施例作出另外的變更和修改。所以，所附權利要求意欲解釋為包 括優選實施例以及落入本實用新型範圍的所有變更和修改。
[0086] 顯然，本領域的技術人員可以對本實用新型進行各種改動和變型而不脫離本實用 新型的精神和範圍。這樣，倘若本實用新型的這些修改和變型屬於本實用新型權利要求及 其等同技術的範圍之內，則本實用新型也意圖包含這些改動和變型在內。
【權利要求】
1. 一種多屏控制器，其特徵在於，包括： 控制晶片，處理器，和N個輸出晶片，所述N為正整數； 所述處理器，用於接收至少一路視頻數據； 所述控制晶片，用於向所述處理器發送控制指令，所述控制指令用於指示顯示所述至 少一路視頻數據的拼接屏的顯示區域，所述拼接屏的顯示區域與輸出晶片一一對應； 所述處理器還用於，接收所述控制晶片發送的控制指令；若所述控制指令指示顯示所 述至少一路視頻數據的拼接屏的顯示區域為至少兩個，對所述至少一路視頻數據中的分辨 率進行放大，按照所述控制指令指示的顯示區域數量，將解析度放大後的視頻數據分割為 至少兩路，並將分割得到的每路視頻數據分別發送給所述控制指令指示的顯示區域對應的 輸出晶片； 所述輸出晶片，用於將接收到所述處理器發送的視頻數據輸出。
2. 如權利要求1所述的多屏控制器，其特徵在於，還包括： Μ個採集晶片，與Μ個採集晶片一一對應的視頻預處理器； 每個採集晶片採集一路視頻數據，並將採集的一路視頻數據傳輸給對應的視頻預處理 器； 每個視頻預處理器對接收到的一路視頻數據進行視頻預處理後，將視頻預處理後的一 路視頻數據傳輸給所述處理器。
3. 如權利要求2所述的多屏控制器，其特徵在於，還包括： 與所述控制晶片連接的至少一個採集晶片； 所述採集晶片，用於採集一路視頻數據，並將採集到的一路視頻數據傳輸給所述控制 -Η-* LL 心片； 所述控制晶片，還用於對所述採集晶片採集到的視頻數據進行視頻預處理。
4. 如權利要求1?3任一項所述的多屏控制器，其特徵在於，所述控制晶片還用於，接 收網絡視頻碼流數據，對接收到的網絡視頻碼流數據進行解碼，並將解碼後的網絡視頻碼 流數據發送給所述處理器。
5. 如權利要求3所述的多屏控制器，其特徵在於，所述視頻預處理器及與所述視頻預 處理器相連的採集晶片集成在一個晶片上。
6. 如權利要求1所述的多屏控制器，其特徵在於，所述控制晶片為片上系統SOC晶片。
7. 如權利要求1所述的多屏控制器，所述處理器為FPGA現場可編程門陣列晶片。
8. 如權利要求3所述的多屏控制器，所述視頻預處理器為FPGA現場可編程門陣列芯 片。
【文檔編號】H04N5/268GK203912066SQ201420350436
【公開日】2014年10月29日 申請日期:2014年6月26日 優先權日:2014年6月26日
【發明者】王佑卿, 廖勝軍, 張興明 申請人:浙江大華技術股份有限公司