半導體集成電路電源噪聲的分析方法
2023-09-19 07:16:10 3
專利名稱：半導體集成電路電源噪聲的分析方法
背景技術：
發明領域本發明涉及半導體集成電路電源噪聲的分析方法，更具體地，涉及可用於採用附加電源來控制施加到電路襯底上的電壓的半導體集成電路的半導體集成電路電源噪聲的分析方法。
背景技術：
介紹在已知的使半導體集成電路以高速工作的方法中，使用不同於提供電源和地線的主電源的一個附加電源來控制施加到電路襯底上的電壓。注意，這裡所述的「襯底電壓」是指相對於控制電晶體溝道中的電荷數量的柵極電位的電位，並且在阱中提供電晶體的情況下指的是阱電壓。
圖17A和17B示出了使用附加電源來控制施加到電路襯底上的電壓的CMOS反相器的結構圖。如圖17A所示，該CMOS反相器包括一個P溝道電晶體91和一個N溝道電晶體92。這兩個電晶體除具有三個端子(即，源極、漏極和柵極端子)之外還具有作為第四端子的襯底端子。這兩個電晶體的漏極端子彼此相連，並且所述P溝道電晶體91的源極端子和所述N溝道電晶體92的源極端子分別連接到電源VDD和地VSS。所述P溝道電晶體91的襯底端子連接到一個N阱電源VSUBN，並且所述N溝道電晶體92的襯底端子連接到一個P襯底電源VSUBP。
圖17B示出了所述CMOS反相器的剖面結構圖。如圖17B所示，在襯底93的一個表面上提供N阱94，並且分別在所述N阱94中和所述襯底93上提供所述P溝道電晶體91和所述N溝道電晶體92。另外，在所述N阱94中，提供一個阱接觸95作為所述P溝道電晶體91的所述襯底端子，而在所述襯底93上，提供一個襯底接觸96作為所述N溝道電晶體92的所述襯底端子。在許多常規半導體集成電路中，使用一個公共電源來作為所述電源VDD和所述N阱電源VSUBN。但是，在近年來的半導體集成電路中，例如，常常使用基本相同但電位不同的分離電源來作為所述電源VDD和所述N阱電源VSUBN，以實現高速操作。以高速工作的電晶體通常具有三阱結構，但是為了簡化說明，這裡介紹具有雙阱結構的電晶體。
圖18A到18C示出了通過測量施加到半導體集成電路上的電源電壓而得到的結果圖，在所述半導體集成電路中附加電源用來控制施加到其電路襯底上的電壓。圖18A到18C示出了所述電源VDD(實線)和所述N阱電源VSUBN(虛線)的電位在50MHz、100MHz、和200MHz的時鐘信號頻率下如何波動。從圖18A到18C中所示的測量結果，顯而易見，所述電源VDD的電源噪聲和所述N阱電源VSUBN的電源噪聲(即，電位波動)之間的相對關係隨著所述時鐘頻率以非線性的方式變化。例如，在所述時鐘信號頻率為100MHz的情況下，N阱電源VSUBN的電源噪聲比通過在所述時鐘信號頻率為50MHz和200MHz的情況下得到的測量結果預測的波動得更劇烈。
如果所述電源噪聲以上述非線性的方式隨所述時鐘信號頻率變化，所述半導體集成電路的工作頻率可能與所述電源噪聲增加時的頻率相一致。如果使所述半導體集成電路以此頻率工作，則電源噪聲可能增加，從而改變電晶體的閾值和工作電流，由此改變電晶體的延遲值和輸出電位，導致所述電晶體的失效。此外，在近年來的半導體集成電路中，隨著精細工藝技術的發展，需要降低電源電壓。而且，隨著電晶體數量的增加，流過電路的電流量也增加。由於上述原因，在近年來的半導體集成電路中，關於電源波動的設計餘量趨於不足。
用於分析半導體集成電路的電源噪聲的常規已知方法採用IR-DROP分析工具或襯底噪聲分析工具。所述IR-DROP分析工具通過電路模擬的方式來估計電源布線的電壓降。在使用所述IR-DROP分析工具的方法中，首先，通過使用版圖寄生提取(LPE)工具提取電源與地(參見圖19)之間的電源電阻Rs和解耦電容Cd。接著，在加入封裝等的電感Lp之後，通過使用例如在SPICE模擬器中所用的方法對包括電晶體的RLC電路進行瞬態分析，來估計所述電路中的電流和電壓。然後，基於所估計的電流和電壓產生顯示所述電源和地的電位波動(即，噪聲)的波形。在高頻電路的情況下，片上電源的電感也影響電源噪聲，所以在分析中也要加以考慮。
所述LPE工具以下面的方式提取所述半導體集成電路的布線電阻、線間電容和電感。例如，LPE工具從所述半導體集成電路的版圖信息中提取如圖20所示的具有三維結構的布線，並確定所述布線的材料。根據從所述半導體集成電路的外部施加的電壓和所述布線材料的電導率來計算每條布線的電位。根據所述布線材料的電阻密度和所述布線的尺寸來計算所述布線的電阻。根據所述布線的相對部分的面積S、所述布線之間的距離d(參看圖20)以及填充在所述布線之間的空間中的材料的介電常數，只對具有不同電位的兩條布線計算所述線間電容。只對所述具有不同電位的兩條布線計算線間電容的原因是為了使所述布線與影響電晶體的延遲時間的計算結果的寄生元件相區別。而且，能夠以上述方式從電路信息中提取電感。
所述襯底噪聲分析工具根據在理想條件下的電源和地之間的電流以及襯底電阻來分析襯底的噪聲。例如，所述襯底噪聲分析工具使用如圖21所示的電路模型。根據電阻密度計算所述襯底電阻和阱電阻。通過將單位面積的結電容乘以結的總面積來計算結電容。
除了上述分析半導體集成電路的電源噪聲的方法之外，還有已知的分析印製電路板的電源噪聲的方法。例如，日本待審專利公開No.2001-175702公開了利用AC分析調整在印製電路板中將要提供的解耦電容的方法(參看圖22)。
但是，上述分析電源噪聲的方法存在以下問題。利用所述IR-DROP分析工具的方法存在以下問題(1)分析需要等到版圖過程和隨後包括電晶體的整個設計完成之後才能進行；(2)由於計算中要考慮在電路中的包括電晶體在內的所有元件，所以需要相當長的計算時間；(3)由於只分析不同電位的點之間的寄生元件，所以不能分析相同電位的點之間的寄生元件所引發的噪聲影響；並且(4)由於假設襯底阻抗為理想值——零，所以不能分析所述襯底阻抗對噪聲的影響。如將在後面介紹的，本發明使用一種即使具有相同電位的布線也可以存在不同電位波動程度的電路模型。因此，不能再使用常規LPE工具提取的信息。
利用所述襯底噪聲分析工具的方法存在以下問題(1)雖然考慮了與直接控制襯底和阱的電源布線有關的封裝阻抗，但是與不直接控制所述襯底和所述阱的電源布線有關的封裝阻抗(即，連接到電晶體的源極或漏極端子的電源線)以及在半導體襯底上的電源阻抗(特別是由於所述封裝的阻抗遠遠大於所述半導體襯底上的電源阻抗的原因而忽略了在所述半導體襯底上的電源阻抗)都沒有被考慮；並且(2)由於沒有考慮流出/入連接到所述電晶體的源極端子的電源和地的電流，所以所進行的分析沒有考慮通過連接到所述電源和地的源極端子放大的噪聲(特別是，雖然流過襯底接觸的電流沒有被影響，但是源極端子和漏極端子通過結電容影響所述電流。因此，由於其影響非常小的原因而忽略了所述影響)。
在日本待審專利公開No.2001-175702中公開的方法存在以下問題(1)由於沒有考慮在半導體集成電路中的電源布線，所以該方法不能用來分析半導體集成電路的電源噪聲；(2)在晶片外面放置一個旁路電容作為抗噪聲的措施不能令人滿意地防止半導體集成電路的故障。
發明概述因此，本發明的一個目的是提供一種分析半導體集成電路的電源噪聲的方法，能夠在設計的早期階段用較小的計算量執行該方法，並且該方法可用於採用一個附加電源來控制電路襯底的電壓的半導體集成電路。
本發明具有以下特徵，以達到上述目的。
根據本發明的分析半導體集成電路的電源噪聲的方法包括根據所述半導體集成電路的設計數據計算與電源布線有關的阻抗的阻抗計算步驟；以及根據所計算出的阻抗分析所述電源噪聲的頻率特性的分析步驟。
優選，所述阻抗計算步驟計算所述半導體集成電路中包括兩條或更多電源布線的路徑的阻抗。在所述半導體集成電路具有電位較高的第一電源布線和電位較低的第二電源布線的情況下，所述阻抗計算步驟可以計算包括所述第一和第二電源布線的路徑的阻抗。在所述半導體集成電路具有所述第一和第二電源布線，以及電位基本等於所述第一電源布線的電位的第三電源布線的情況下，所述阻抗計算步驟可以計算包括所述第一和第三電源布線的路徑的阻抗。在所述半導體集成電路具有所述第一和第二電源布線，以及電位基本等於所述第二電源布線的電位的第三電源布線的情況下，所述阻抗計算步驟可以計算包括所述第二和第三電源布線的路徑的阻抗。
而且，所述阻抗計算步驟可以計算一個包括線間電容或襯底阻抗的阻抗，所述線間電容或襯底阻抗存在於包括兩條或更多電源布線的一條路徑上，而且還可以計算包括連接到兩條或更多電源布線的封裝或印製電路板的阻抗的阻抗。而且，所述阻抗計算步驟可以計算包括被電阻元件、襯底電阻、電容元件、結電容或阱電容分開的兩條或更多電源布線的一條路徑的阻抗。
而且，所述阻抗計算步驟可以根據電源布線結構信息提取包括兩條或更多電源布線的路徑的阻抗。在所述半導體集成電路具有所述第一和第二電源布線，以及電位基本等於所述第一電源布線的電位的第三電源布線的情況下，所述阻抗計算步驟可以根據所述電源布線結構信息提取包括所述第一和第三電源布線的路徑的阻抗。而且，在所述半導體集成電路具有所述第一和第二電源布線，以及電位基本等於所述第二電源布線的電位的第三電源布線的情況下，所述阻抗計算步驟可以根據所述電源布線結構信息提取包括所述第二和第三電源布線的路徑的阻抗。
而且，所述阻抗計算步驟可以根據預定的電路模型合併局部電路的阻抗，以計算包括兩條或更多電源布線的路徑的阻抗。
而且，所述分析步驟可以根據計算出的阻抗計算所述半導體集成電路的諧振頻率。而且，所述分析步驟可以根據計算出的阻抗計算電容值的範圍或電感值的範圍中的至少一個，從而所述半導體集成電路的諧振頻率保持在預設的禁止範圍之外。在這種情況下，設置所述禁止範圍，從而至少包括所述半導體集成電路的工作頻率或諧波頻率中的一個。
而且，所述分析步驟可以根據計算出的阻抗計算將所述電源噪聲保持在預定電平範圍內的頻率範圍，並在計算出的頻率範圍內確定所述半導體集成電路的工作頻率。而且，對於從由電容、電感和電阻值構成的組中選擇的至少一個部件，根據計算出的阻抗，所述分析步驟可以計算在預設的頻率範圍內將所述電源噪聲保持在預定的電平範圍內的範圍。在這種情況下，所述電平預定範圍可以根據電路設計的延遲約束而改變。
在根據本發明的分析電源噪聲的方法中，根據與電源布線有關的阻抗分析所述電源噪聲的頻率特性。因此，如果已經完成了布局規划過程(floor planning process)，並且已經得到了所述電源布線的結構，則即使版圖過程沒有完成也可以進行電源噪聲分析的過程。另外，由於只對電源布線進行分析，所以可以用較小的計算量進行電源噪聲分析。
另外，計算不同電位的電源布線之間的阻抗能夠分析，例如，在電源與地之間將要產生的電源噪聲。另外，計算電位基本相同的電源布線之間的阻抗能夠分析，例如，在用附加電源控制電路襯底電壓的半導體集成電路中的電源布線與襯底電源之間或者地與襯底地之間將要產生的電源噪聲。
另外，通過計算包括線間電容和襯底阻抗的阻抗，能夠分析使用常規電路模型不能分析的電源噪聲，即，在電位基本相同的電源之間將要產生的電源噪聲。另外，通過計算包括封裝、印製電路板等的阻抗的一個阻抗，能夠分析在實際工作環境中將要產生的半導體集成電路的電源噪聲。另外，通過計算被電阻元件、襯底電阻、電容元件、結電容和阱電容中的任意一種分開的電源布線之間的阻抗，能夠分析包括模擬電路的各種類型的半導體集成電路的電源噪聲。
另外，根據電源布線結構信息提取電源布線之間的阻抗使得自動計算所述阻抗成為可能。提取電位基本相同的電源布線之間的阻抗具有相同的效果。另外，通過合併局部電路的阻抗計算電源布線之間的阻抗能夠易於計算與由多個部件構成的半導體集成電路相關的阻抗。
另外，通過根據計算出的阻抗計算諧振頻率，能夠得到電源噪聲最大的時鐘信號頻率，而不用相對於要進行分析的整個頻率範圍進行電源噪聲分析。另外，通過根據計算出的阻抗得到使諧振頻率保持在禁止範圍之外的電容值等，能夠根據得到的值進行電路設計、封裝選擇、印製電路板設計等。
另外，通過根據計算出的阻抗確定半導體集成電路的工作頻率，能夠保證所述半導體集成電路的電源噪聲落在預定的電平範圍內。另外，通過根據計算出的阻抗得到在預定的頻率範圍內將電源噪聲保持在預定電平範圍內的電容值等，能夠根據得到的值進行電路設計、封裝選擇、印製電路板設計等。另外，通過根據電路設計的延遲約束改變上述預定的電平範圍，能夠根據所述延遲約束的限制(strictness)改變電源噪聲分析的限制。
通過下面結合附圖對本發明的詳細介紹，本發明的這些和其它目的、特徵、方案和優點將變得更加顯而易見。
附圖簡述圖1是執行根據本發明的一個實施例用於分析電源噪聲的方法的電源噪聲分析裝置的結構框圖；圖2示出了在圖1所示裝置中所使用的第一電路模型；圖3示出了在圖1所示裝置中所使用的第二電路模型；圖4示出了圖1所示裝置的第一結構的細節的框圖；圖5是用於說明在圖1所示裝置中所使用的電源布線結構數據的圖；圖6是用於說明在圖1所示裝置中所使用的襯底結構數據的圖；圖7示出了通過圖1所示裝置計算的電源阻抗的圖；圖8示出了通過圖1所示裝置計算的襯底阻抗的圖；圖9示出了通過圖1所示裝置計算的封裝阻抗的圖；圖10示出了通過圖1所示裝置給出的分析結果圖；圖11示出了通過圖1所示裝置給出的其它的分析結果圖；圖12示出了圖1所示裝置的第二結構的細節的框圖；圖13示出了圖1所示裝置的第三結構的細節的框圖；圖14示出了圖1所示裝置的第四結構的細節的框圖；圖15示出了圖1所示裝置的第五結構的細節的框圖；圖16示出了圖1所示裝置的第六結構的細節的框圖；圖17A和17B示出了使用一個附加電源來控制襯底電壓的CMOS反相器的結構圖；圖18A到18C示出了使用一個附加電源來控制所述襯底電壓的半導體集成電路的電源噪聲的圖；
圖19示出了在常規IR-DROP分析工具中所用的電路模型的圖；圖20示出了在常規LPE工具中所用的布線模型的圖；圖21示出了在常規襯底噪聲分析工具中所用的電路模型的圖；以及圖22示出了分析印製電路板的電源噪聲的常規方法的流程圖。
優選實施例介紹圖1是執行根據本發明的一個實施例的用於分析半導體集成電路的電源噪聲的方法的電源噪聲分析裝置的結構框圖。圖1所示的電源噪聲分析裝置包括一個阻抗計算部分11和一個分析部分12。要進行分析的半導體集成電路的設計數據20輸入到所述電源噪聲分析裝置。所述阻抗計算部分11根據所輸入的設計數據20計算電源布線的阻抗，並輸出結果作為電源布線阻抗信息21。所述分析部分12根據所述電源布線阻抗信息21分析電源噪聲的頻率特性，並輸出結果作為分析結果22。
所述阻抗計算部分11計算包括所述半導體集成電路的兩條或更多電源布線的路徑的阻抗。例如，考慮所述半導體集成電路具有電位較高的第一電源布線(下文中稱作「高電位線」)和電位較低的第二電源布線(下文中稱作「地線」)的情況。在這種情況下，所述阻抗計算部分11可以計算包括所述高電位線和所述地線的路徑的阻抗。而且，考慮所述半導體集成電路除具有所述高電位線和所述地線之外，還具有連接到電路襯底並且電位與所述高電位線的電位基本相同的電源布線(下文中稱作「襯底高電位線」)的情況。在這種情況下，所述阻抗計算部分11可以計算包括電位彼此基本相同的所述高電位線和所述襯底高電位線的路徑的阻抗。而且，考慮所述半導體集成電路除具有所述高電位線和所述地線之外，還具有連接到所述電路襯底並且電位與所述地線的電位基本相同的電源布線(下文中稱作「襯底地線」)的情況。在這種情況下，所述阻抗計算部分11可以計算包括電位彼此基本相同的所述地線和所述襯底地線的路徑的阻抗。
所述阻抗計算部分11參考一個預定的電路模型合併計算出的局部電路的阻抗，從而計算包括兩條或更多電源布線的路徑的阻抗。下面介紹在所述阻抗計算部分11中所使用的電路模型。
電源噪聲頻率特性的分析要求至少能夠識別在要進行分析的電路中包括電感和電容，並且容性阻抗小於與所述容性阻抗並聯的電阻性阻抗的信息。另外，為了在電路設計過程中進行電源噪聲分析，並由此在所述電路設計中反應分析結果，希望可以在半導體集成電路的布局規劃階段進行所述電源噪聲分析。
但是，常規電路模型具有如下缺點(1)沒有提取在電位彼此相同的布線之間的寄生元件；(2)沒有提取襯底阻抗與電源阻抗相連的網表(具體地，在所述電源分析中，襯底端子短路，而在襯底分析中，所述電源阻抗假設為理想值，零)；並且(3)由於參考電晶體進行分析，所以在版圖完成之前不能進行分析，導致較長的處理時間。因此，在本實施例中，為了在設計的早期階段用較小的計算量進行電源噪聲的所述頻率特性的分析，使用用來計算電源布線阻抗的一種新的電路模型。
圖2示出了在所述阻抗計算部分11中所使用的第一電路模型的圖。圖2中所示的電路模型用於計算包括一條用來提供電源VDD的高電位線和一條用來提供N阱電源VSUBN的襯底高電位線的路徑的阻抗。該電路模型的特徵在於包括連接到所述兩條電源布線的封裝的電感Lp、在所述兩條電源布線之間的布線電容Ci(即，在所述電源VDD和所述N阱電源VSUBN之間的布線電容)，以及在所述兩條電源布線之間的阱電阻Rw(即，所述電源VDD和所述N阱電源VSUBN之間的阱電阻)。使用至少包括這三種元件的電路模型能夠分析用常規電路模型不能分析的電位彼此基本相同的電源之間的電源噪聲。注意到，在所述布線電容Ci較小(即，所述阻抗較大)的情況下，結電容Csd和阱電容Cw影響所述電源噪聲。在這種情況下，要求考慮所述結電容Csd和所述阱電容Cw來進行分析。
注意到，除了封裝的所述電感Lp之外，也可以使用安裝半導體集成電路的印製電路板的阻抗。而且，也可以考慮靠近所述印製電路板上的晶片放置的元件的阻抗。如此，通過計算包括封裝、印製電路板等阻抗的一個阻抗能夠分析半導體集成電路在實際工作環境下可能產生的電源噪聲。而且，如果所要求的分析結果的精度不高，則所述阱電阻Rw可以被認為是無窮大電阻。
所述阻抗計算部分11根據圖2所示的電路模型計算包括高電位線和襯底高電位線的路徑的阻抗。當改變時鐘信號頻率時，所述分析部分12使用，例如SPICE模擬器的AC分析功能計算點Q到點P(如圖2所示)的電壓放大率。當所述時鐘信號頻率達到一個特定值(即，諧振頻率)時，所述電源VDD和所述N阱電源VSUBN之間的布線電容Ci與所述封裝電感Lp諧振，導致所述電源噪聲增加。
注意到，在計算包括地線和襯底地線的路徑的阻抗的情況下，所述阻抗計算部分11可以採用與圖2所示的電路模型相似的電路模型，並且所述電路模型包括連接到兩條電源布線的封裝電感、在所述兩條電源布線之間的布線電容(即，地與襯底地之間的布線電容)，以及在所述兩條電源布線之間的襯底阻抗(即，在所述地與所述襯底地之間的襯底電阻、阱電容和結電容)。
圖3示出了在所述阻抗計算部分11中所使用的第二電路模型的圖。在圖3中所示的電路模型用來計算包括一條用於提供電源VDD的高電位線和一條用於提供地VSS的地布線的路徑的阻抗。該模型的特徵在於包括連接到所述兩條電源布線的封裝電感Lp、在所述兩條電源布線之間的解耦電容Cd(即，所述電源和所述地之間的解耦電容)，以及襯底81和N阱82的組合的阻抗(包括擴散電阻、結電容、N阱電阻和襯底電阻)。注意到，如果所要求的分析結果的精度不高，則可以認為所述襯底81和所述N阱82的組合的阻抗為無窮大電阻。
所述阻抗計算部分11根據圖3所示的電路模型計算包括所述高電位線和所述地線的路徑的阻抗。所述分析部分12以與用於圖2所示電路模型相似的方式分析電源噪聲的頻率特性。當所述時鐘信號頻率達到一個特定值(即，諧振頻率)時，在所述電源和所述地之間的所述解耦電容Cd與所述封裝電感Lp諧振，導致所述電源噪聲增加。
綜上所述，所述阻抗計算部分11計算包括兩條或更多電源布線的路徑的阻抗，所述兩條或更多電源布線可以是一組高電位線和地線、一組電位基本相同的高電位線和襯底高電位線、一組電位基本相同的地線和襯底地線。而且，所述阻抗計算部分11可以計算在包括兩條或更多電源布線的所述路徑上存在的線間電容(具體地，在電源和N阱電源之間的布線電容Ci(圖2)、地與襯底地之間的布線電容，或電源與地之間的解耦電容Cd(圖3))。而且，所述阻抗計算部分11可以計算包括襯底阻抗(具體地，阱電阻Rw(圖2)、地與襯底地之間的襯底電阻、阱電容、結電容，以及所述襯底81和所述N阱82的組合阻抗(圖3))的阻抗，所述襯底阻抗存在於包括兩條或更多電源布線的所述路徑上。而且，所述阻抗計算部分11可以計算包括連接到所述兩條或更多電源布線的封裝電感Lp的阻抗(和/或印製電路板的阻抗)。
而且，所述阻抗計算部分11不計算包括被襯底電阻和阱電容分開的兩條或更多電源布線的所述路徑的阻抗，而是計算被電阻元件或電容元件分開的兩條或更多電源布線的路徑的阻抗。一些模擬半導體集成電路包括被電阻元件分開的兩條或更多電源布線，並且一些模擬半導體集成電路包括被例如耦合電容等電容元件分開的兩條或更多電源布線。而且在上述半導體的情況下，所述阻抗計算部分11可以使用具有與圖2和圖3所示的這些電路模型類似的特性的電路模型來計算包括兩條或更多電源布線的路徑的阻抗。這樣，通過計算被電阻元件、襯底電阻、電容元件、結電容和阱電容中的任意一種分開的電源布線之間的阻抗，能夠分析包括模擬電路在內的各種半導體集成電路的電源噪聲。
參考圖4到9，下面介紹所述阻抗計算部分11的細節。圖4示出了圖1所示的電源噪聲分析裝置的結構(第一結構)細節的框圖。在圖4中，電源布線結構數據41和襯底結構數據42對應於圖1所示的所述設計數據20，並且電源布線寄生元件提取部分31、襯底寄生元件提取部分32和阻抗組合部分33對應於圖1所示的所述阻抗計算部分11。
所述電源布線結構數據41是在布局規劃或版圖過程之後關於半導體集成電路的電源布線結構的數據。所述電源布線結構數據41包括用疊置的二維布線結構或三維結構表示的電源布線坐標數據(參看圖5)。圖5示出了用來提供電源VDD的高電位線和用來提供N阱電源VSUBN的襯底高電位線並排走線(run)的示例性結構。這兩條電源布線在連接點85分別連接到襯底83和N阱84。使用上述電源布線結構數據41能夠得到兩條電源布線(從高電位線、地線、襯底高電位線和襯底地線中選擇)並排走線的走線間距，以及所述兩條電源布線連接到襯底、N阱或電源端的點的坐標。注意到，當得到所述走線間距時，通過過孔連接的布線作為單條布線處理。
所述襯底結構數據42是在布局規劃或版圖操作之後關於半導體集成電路的所述襯底結構的數據。所述襯底結構數據42包括襯底和阱接觸的坐標、阱的尺寸和坐標、源極端子的擴散層的尺寸和坐標等(參看圖6)。圖6示出了在所述襯底83中提供所述N阱84，在所述N阱84中提供兩個接觸86的示例性結構。注意到，在圖4所示的電源噪聲分析裝置中，假設所述電源布線結構數據41和所述襯底結構數據42是單獨的數據類型，但是它們也可以當作一個數據單元來處理。
參考圖4，電源布線技術信息43包括電源布線(包括高電位線、地線、襯底高電位線和襯底地線)的電阻密度和所述布線之間的材料的介電常數。襯底技術信息44包括襯底和阱的電阻密度和PN結電容。
所述電源布線寄生元件提取部分31根據所述電源布線結構數據41和所述電源布線技術信息43提取電源布線寄生阻抗信息45。更具體地，在電位不同的兩條電源布線(例如，高電位線和地線)的情況下，所述電源布線寄生元件提取部分31採用與在LPE工具中所用的相同方法提取所述兩條電源布線之間的寄生電容。在電位基本相同的兩條電源布線(例如，高電位線和襯底高電位線)的情況下，所述電源布線寄生元件提取部分31為所述LPE工具提供使所述LPE工具將所述兩條電源布線錯誤地識別為電位不同的電源布線，從而提取所述兩條電源布線之間的寄生電容。另外，所述電源布線寄生元件提取部分31根據所述電源布線的長度計算每條電源布線的電阻(即，電源阻抗)，並且還計算連接到所述襯底的坐標。以這種方式，所述電源布線寄生元件提取部分31提取，例如包括一條用來提供電源VDD的高電位線和一條用來提供N阱電源VSUBN的襯底高電位線的路徑的電源阻抗，如圖7所示。
所述襯底寄生元件提取部分32根據所述襯底結構數據42和所述襯底技術信息44得到襯底阻抗信息46。更具體地，所述襯底寄生元件提取部分32根據所述襯底和阱的所述電阻密度以及接觸之間的距離計算電阻值。所述襯底寄生元件提取部分32還根據PN結電容和在所述接觸之間存在的接合表面的電容來計算電容值。這樣計算出的電阻和電容值被包括在所述襯底阻抗信息46中。另外，所述襯底寄生元件提取部分32由所述襯底結構數據42得到所述接觸的坐標。以這種方式，所述襯底寄生元件提取部分32提取，例如包括阱電阻Rw、源極和漏極之間的電容Csd以及阱電容Cw的襯底阻抗，如圖8所示。如此，根據電源布線結構信息提取電源布線之間的阻抗，能夠自動計算與電源布線有關的阻抗。
封裝阻抗信息47包括根據所述封裝結構利用例如電磁場模擬器已經分析過的封裝的電阻、電容和電感值。所述封裝阻抗信息47包括其中電阻Rp、電容Cp和電感Lp以圖9所示方式連接的電路的阻抗。
所述阻抗組合部分33根據所述電源布線寄生阻抗信息45、所述襯底阻抗信息46和所述封裝阻抗信息47得到所述電源布線阻抗信息21。例如，在使用圖2所示的電路模型的情況下，所述阻抗組合部分33根據圖2所示的電路模型組合在圖7、8和9中所示的電路，並計算所得到電路的阻抗。此時，所述阻抗組合部分33根據接觸的坐標、到所述襯底的連接的坐標和電源布線的名字在所述電源布線寄生阻抗信息45、所述襯底阻抗信息46和所述封裝阻抗信息47之間進行匹配處理。如此，組合局部電路的阻抗，以計算在電源布線之間的阻抗，從而能夠容易計算由多個元件構成的半導體集成電路上的電源布線的阻抗。
參考圖10到16，下面介紹所述分析部分12的細節。如上所述，在改變時鐘信號頻率的同時，所述分析部分12使用，例如SPICE模擬器的AC分析功能計算在電路模型中設置的兩點之間的電壓放大率。可以使用如上所述的分析部分12得到時鐘信號頻率與電源噪聲之間的關係來作為分析結果22。
圖10示出了從所述分析部分12輸出的所述分析結果22的圖。在圖10中，水平軸表示頻率，而垂直軸表示電源噪聲。在圖10中，實線表示在考慮電源之間的布線電容的情況下的電源噪聲，而虛線表示在不考慮電源之間的布線電容的情況下的電源噪聲。根據本實施例所述的電源噪聲分析裝置使用如圖2和3所示的考慮電源之間的所述布線電容的電路模型。因此，在改變時鐘信號頻率的同時分析電源噪聲的情況下，如圖10中的實線所示，當所述時鐘信號頻率達到一個諧振頻率fm時，所述電源噪聲最大。與不考慮電源之間的所述布線電容的常規方法相比，如圖10中的虛線所示，即使在改變所述時鐘信號頻率時分析所述電源噪聲，也不能得到所述電源噪聲最大時的時鐘信號頻率。如上所述，根據本實施例的電源噪聲分析方法考慮電源布線之間的布線電容，從而能夠識別電路中的諧振現象，並因此容易得到最有可能引起電路故障的頻率。
圖11是以與圖10相似的方式繪出的示出關於電源之間不同的布線電容，時鐘信號頻率與電源噪聲之間的關係的圖，其中所述電源之間的布線電容為C1、C2和C3(C1＜C2＜C3)。由圖11中所示的分析結果顯而易見，如果電源之間的所述布線電容從C1變化到C2到C3，所述諧振頻率從fm1變到fm2到fm3。
在根據本實施例的電源噪聲分析裝置中，所述分析部分12可以具有與上述不同的功能。圖12示出了圖1所示的電源噪聲分析裝置的另一種結構(第二結構)的細節的框圖。在圖12中，諧振頻率計算部分51對應於圖1中所示的所述分析部分12。根據由所述阻抗計算部分11得到的所述電源布線阻抗信息21，所述諧振頻率計算部分51通過下面示出的公式計算所述半導體集成電路的諧振頻率71。具體地，假設由所述阻抗計算部分11計算出的電源布線的阻抗用等式|Z|＝jωL+1/jωC(其中L是電感值、C是電容值)來表示，當ωL＝1/ωC時，|Z|最小。因此，所述諧振頻率fm由公式fm＝1/(2π(LC)1/2)給出。當所述時鐘信號頻率與所述諧振頻率fm一致時，所述半導體集成電路的電源噪聲最大。
在用於印製電路板等的常規AC分析中，相對於要進行分析的整個頻率範圍來分析噪聲特性。這樣做的原因在於，在印製電路板等的設計中，由於多個部件的阻抗影響所述噪聲特性，所以在大量的頻率點出現諧振。與此相比，當分析半導體集成電路的電源噪聲時，電源噪聲僅僅受到布置在晶片外面和遠離晶片的部件阻抗的很小的影響。因此，根據在由所述阻抗計算部分11計算出的所述阻抗中包含的所述電感值L和所述電容值C，可以唯一確定所述半導體集成電路的所述諧振頻率fm。由此，可以得到所述電源噪聲最大時的所述時鐘信號頻率，而不用對要進行分析的整個頻率範圍進行電源噪聲分析。
圖13示出了圖1所示的電源噪聲分析裝置的又一種結構(第三結構)的細節的框圖。在圖13中，電感範圍計算部分52對應於圖1中所示的所述分析部分12。根據由所述阻抗計算部分11得到的所述電源布線阻抗信息21和一個給定的「禁止頻率範圍」61，所述電感範圍計算部分52通過下面示出的公式計算出防止諧振頻率落入所述禁止頻率範圍61中的電感值的一個範圍(下文中稱作「電感值範圍」72)。具體地，假設由所述阻抗計算部分11計算出的電源布線的阻抗用公式|Z|＝jωL+1/jωC(其中L是電感值、C是電容值)來表示，並且所述禁止頻率範圍61的最小和最大值分別為f1和f2，f1和f2由公式f1＝1/(2π(L1C)1/2)和f2＝1/(2π(L2C)1/2)給出。因此，所述電感值範圍72的邊界值L1和L2分別由公式L1＝1/(C(2πf1)2)和L2＝1/(C(2πf2)2)給出。因此，所述電感範圍計算部分52輸出大於所述值L1或小於所述值L2的值的範圍作為所述電感值範圍72。如果進行所述電路設計、封裝選擇、印製電路板設計等，以使關於電源布線的所述阻抗的電感分量落入計算出的電感值範圍，則能夠保證所述諧振頻率不落入從f1到f2的所述禁止範圍。
圖14示出了圖1所示的電源噪聲分析裝置的又一種結構(第四結構)的細節的框圖。在圖14中，電容範圍計算部分53對應於圖1中所示的所述分析部分12。根據由所述阻抗計算部分11得到的所述電源布線阻抗信息21和一個給定的禁止頻率範圍61，所述電容範圍計算部分53通過下面示出的公式計算出防止所述諧振頻率落入所述禁止頻率範圍61中的電容值的一個範圍(下文中稱作「電容值範圍」73)。具體地，假設由所述阻抗計算部分11計算出的電源布線的所述阻抗用公式|Z|＝jωL+1/jωC(其中L是電感值、C是電容值)，並且所述禁止頻率範圍61的最小和最大值分別為f1和f2，f1和f2由公式f1＝1/(2π(LC1)1/2)和f2＝1/(2π(LC2)1/2)給出。因此，所述電容值範圍73的邊界值C1和C2分別由公式C1＝1/(L(2πgf1)2)和C2＝1/(L(2πf2)2)給出。所述電容範圍計算部分53輸出大於所述值C1或小於所述值C2的值的範圍作為所述電容值範圍73。如果進行所述電路設計、封裝選擇、印製電路板設計等，以使與電源布線相關的所述阻抗的電容分量落入計算出的電容值範圍，則能夠保證所述諧振頻率不落入從f1到f2的所述禁止範圍。注意，在圖13和圖14所示的結構中，典型設置所述禁止頻率範圍61以包括半導體集成電路的工作頻率和/或諧波頻率。
圖15示出了圖1所示的電源噪聲分析裝置的又一種結構(第五結構)的細節的框圖。在圖15中，工作頻率確定部分54對應於圖1中所示的所述分析部分12。根據由所述阻抗計算部分11得到的所述電源布線阻抗信息21、一個給定的「允許頻率範圍」62和一個給定的「允許頻率特性範圍」63，所述工作頻率確定部分54確定在所述允許頻率範圍62之內並將電源噪聲保持在所述允許頻率特性範圍63內的頻率來作為半導體集成電路的工作頻率74。如果採用這樣確定的所述工作頻率，能夠保證半導體集成電路的電源噪聲落在預定的電平範圍內。
圖16示出了圖1所示的電源噪聲分析裝置的又一種結構(第六結構)的細節的框圖。在圖16中，電感範圍計算部分55對應於圖1中所示的所述分析部分12。根據由所述阻抗計算部分11得到的所述電源布線阻抗信息21、一個給定的「頻率檢查範圍」64和一個給定的「允許頻率特性範圍」63，所述電感範圍計算部分55計算出在所述頻率檢查範圍64中將電源噪聲保持在所述允許頻率特性範圍63中的電感值的一個範圍(下文中稱作「電感值範圍」75)。
代替所述電感範圍計算部分55，所述電源噪聲分析裝置可以包括一個範圍計算部分，該範圍計算部分相對於從由電容、電感和電阻值構成的組中選擇的至少一個部件，計算出在所述頻率檢查範圍64中將電源噪聲保持在所述允許頻率特性範圍63中的範圍。如上所述，如果根據由所述電感範圍計算部分55計算出的一個電感值等進行電路設計、封裝選擇、印製電路板設計等，則能夠防止電源噪聲超出給定頻率範圍中的給定允許範圍。
在圖15和圖16所示結構中，可以根據電路設計的一個延遲約束改變給予所述分析部分12的所述允許頻率特性範圍63。這使得能夠根據所述延遲約束的限制改變電源噪聲分析的限制。
如上所述，在根據本實施例的電源噪聲分析方法中，根據與電源布線相關的一個阻抗來分析電源噪聲的所述頻率特性。因此，如果已經完成了布局規划過程，並且得到了電源布線的結構，則即使版圖過程沒有完成也可以進行電源噪聲分析的過程。另外，由於只對電源布線進行分析，所以可以用較小的計算量進行電源噪聲分析的過程。
此外，通過計算電位基本相同的電源布線之間的阻抗，能夠分析使用常規電路模型不能分析的電源噪聲，即，在使用一個附加電源控制電路襯底電壓的半導體集成電路中，在電源和襯底電源之間或者地和襯底地之間將要產生的電源噪聲。
在設計過程的較早階段用較小的計算量可以執行根據本發明的電源噪聲分析方法。因此，該方法可用於各種半導體集成電路的電源噪聲分析，特別是使用一個附加電源控制電路襯底電壓的半導體集成電路的電源噪聲分析。
雖然詳細介紹了本發明，但是上述介紹在各個方面只是說明性的，而不是限定性的。應當理解，在不脫離本發明的範圍的情況下可以做出大量的其它修改和變型。
權利要求
1.一種分析半導體集成電路的電源噪聲的方法，包括根據半導體集成電路的設計數據計算與電源布線有關的阻抗的一個阻抗計算步驟；以及根據所計算出的阻抗分析所述電源噪聲的頻率特性的一個分析步驟。
2.根據權利要求1所述的方法，其中所述阻抗計算步驟計算所述半導體集成電路中包括兩條或更多電源布線的一條路徑的阻抗。
3.根據權利要求2所述的方法，其中，所述半導體集成電路具有一條電位較高的第一電源布線和一條電位較低的第二電源布線，以及所述阻抗計算步驟計算包括所述第一和第二電源布線的一條路徑的阻抗。
4.根據權利要求2所述的方法，其中，所述半導體集成電路具有一條電位較高的第一電源布線、一條電位較低的第二電源布線，和一條電位基本等於所述第一電源布線的電位的第三電源布線，並且所述阻抗計算步驟計算包括所述第一和第三電源布線的一條路徑的阻抗。
5.根據權利要求2所述的方法，其中，所述半導體集成電路具有一條電位較高的第一電源布線、一條電位較低的第二電源布線，和一條電位基本等於所述第二電源布線的電位的第三電源布線，並且所述阻抗計算步驟計算包括所述第二和第三電源布線的一條路徑的阻抗。
6.根據權利要求2所述的方法，其中所述阻抗計算步驟計算一個包括線間電容的阻抗，所述線間電容存在於包括兩條或更多電源布線的一條路徑上。
7.根據權利要求2所述的方法，其中所述阻抗計算步驟計算一個包括襯底阻抗的阻抗，所述襯底阻抗存在於包括兩條或更多電源布線的一條路徑上。
8.根據權利要求2所述的方法，其中所述阻抗計算步驟計算包括連接到兩條或更多電源布線的封裝阻抗的阻抗。
9.根據權利要求2所述的方法，其中所述阻抗計算步驟計算包括連接到兩條或更多電源布線的印製電路板阻抗的阻抗。
10.根據權利要求2所述的方法，其中所述阻抗計算步驟計算包括兩條或更多電源布線的一條路徑的阻抗，其中所述兩條或更多電源布線被電阻元件、襯底電阻、電容元件、結電容或阱電容分開。
11.根據權利要求2所述的方法，其中所述阻抗計算步驟根據電源布線結構信息提取包括兩條或更多電源布線的所述路徑的阻抗。
12.根據權利要求11所述的方法，其中，所述半導體集成電路具有一條電位較高的第一電源布線、一條電位較低的第二電源布線，和一條電位基本等於所述第一電源布線的電位的第三電源布線，並且所述阻抗計算步驟根據所述電源布線結構信息提取包括所述第一和第三電源布線的一條路徑的阻抗。
13.根據權利要求11所述的方法，其中，所述半導體集成電路具有一條電位較高的第一電源布線、一條電位較低的第二電源布線，和一條電位基本等於所述第二電源布線的電位的第三電源布線，並且所述阻抗計算步驟根據所述電源布線結構信息提取包括所述第二和第三電源布線的一條路徑的阻抗。
14.根據權利要求2所述的方法，其中所述阻抗計算步驟根據一個預定的電路模型合併局部電路的阻抗，以計算包括兩條或更多電源布線的所述路徑的阻抗。
15.根據權利要求1所述的方法，其中所述分析步驟根據所計算出的阻抗計算所述半導體集成電路的諧振頻率。
16.根據權利要求1所述的方法，其中所述分析步驟根據所計算出的阻抗計算電容值的範圍或電感值的範圍中的至少一個，從而所述半導體集成電路的諧振頻率保持在一個預設的禁止範圍之外。
17.根據權利要求16所述的方法，其中設置所述禁止範圍，以使其至少包括所述半導體集成電路的工作頻率或諧波頻率中的一個。
18.根據權利要求1所述的方法，其中所述分析步驟根據所計算出的阻抗計算將所述電源噪聲保持在一個預定電平範圍內的頻率範圍，並在所計算出的頻率範圍內確定所述半導體集成電路的工作頻率。
19.根據權利要求1所述的方法，其中根據所計算出的阻抗，所述分析步驟，關於從由電容、電感和電阻值構成的組中選擇的至少一個部件，計算在一個預設的頻率範圍內將所述電源噪聲保持在一個預定的電平範圍內的範圍。
20.根據權利要求18所述的方法，其中所述電平的預定範圍根據電路設計的延遲約束而改變。
21.根據權利要求19所述的方法，其中所述電平的預定範圍根據電路設計的延遲約束而改變。
全文摘要
根據半導體集成電路的設計數據，計算與電源布線相關的一個阻抗，並根據所計算出的阻抗，分析電源噪聲的頻率特性。在阻抗計算中，可以計算不同電位的電源，例如，主電源和地之間的阻抗。或者，可以計算在電位基本相同的電源，例如，主電源和N阱電源之間的阻抗。所計算出的阻抗包括電源布線之間的布線電容、襯底電阻、連接到所述電源布線的封裝阻抗等。因此，能夠提供在設計過程的較早階段用較小的計算量進行地分析半導體集成電路的電源噪聲的方法。
文檔編號G01R29/26GK1622097SQ200410095888
公開日2005年6月1日 申請日期2004年11月26日 優先權日2003年11月26日
發明者島崎健二, 佐藤和弘, 一宮敬弘, 平野將三, 高橋正郎, 辻川洋行, 小島清次郎 申請人:松下電器產業株式會社