立體存儲器陣列的製作方法
2023-09-15 23:48:20 2
專利名稱：立體存儲器陣列的製作方法
背景技術：
個人計算機、工作站、顯示器的圖形子系統、電子遊戲及其它電子設備都包括用於存儲數據的存儲系統。對於更大更快的存儲系統存在不斷增長的需求。存儲器技術的屬性包括數據存取時間(即速度)、成本、可靠性、大小(即密度)以及電力耗散。存在若干存儲器技術，例如軟盤驅動器、硬碟驅動器、CD/DVD驅動器以及半導體存儲器。半導體存儲器包括例如DRAM、SRAM、ROM、PROM、OTP、EEPROM、FLASH和VRAM存儲器等。雖然微處理器處理能力(即速度)與摩爾定律一致地顯著增加，但與微處理器通信的存儲裝置只能跟上增加的密度但跟不上速度。伴隨提高存儲裝置的速度的問題的一部分在於，隨著存儲單元的密度在一定存儲器技術的範圍內增加，電容延遲、讀出電路和傳統存儲器布局組織使存取時間改進保持為最小。如果存取時間無法隨著對存儲器進行的密度改進共同得到改進，則計算機系統的發展將受到阻礙。因此，需要一種新的存儲器體系結構，它不僅增加密度，而且還增加數據存取時間。
發明內容
在具有平面表面的襯底上製作立體(三維)存儲器陣列。立體存儲器陣列包括組織成與平面表面平行的一個以上平面的多個第一選擇線。多個第二選擇線在垂直於襯底的平面表面設置的柱中形成。多個存儲單元分別耦合到多個第一以及多個第二選擇線。
附圖簡介參照附圖會更好地理解本發明。附圖中的元素不一定相互成比例。重點而是放在清楚地說明本發明。此外，相同的參考標號在若干視圖中表示相應的類似部分。
圖1是本發明的至少一個實施例的存儲器陣列的示意圖。
圖2是本發明的一個實施例中的存儲器陣列的物理布局的示意圖。
圖3是示圖，表示圖2的存儲器陣列中使用的示範存儲單元。
圖4是圖3所示的存儲單元的一個示範實施例。
圖5是圖3所示的存儲單元的另一個示範實施例。
圖6是圖3所示的存儲單元的另一個示範實施例。
圖7是用於一個垂直柱列和多個行線的本發明的一個實施例的局部剖視圖。
圖8是本發明的一個示範實施例的局部剖視圖。
圖9是圖8所示的示範實施例的頂視圖。
圖10是採用蛇形布局的本發明的一個備選實施例的示範頂視圖。
圖11是本發明的一個備選實施例的局部剖視圖。
圖12是本發明的一個備選實施例的透視圖。
圖13是具有多層存儲單元的圖12所示的實施例的透視圖。
圖14是一組雙存儲單元的一個示範實施例。
圖15是一組雙存儲單元的另一個示範實施例。
圖16是一組雙存儲單元的另一個示範實施例。
圖17是結合圖12所示的基本結構的一個示範存儲器陣列的局部剖視圖。
圖18是圖17所示的一個實施例的頂視圖。
圖19是對於圖18所示的基本結構採用蛇形布局的本發明的一個備選實施例的頂視圖。
圖20是本發明的一個備選實施例的透視圖。
圖21是本發明的一個備選實施例的局部剖視圖。
圖22是採用雙存儲單元的一個備選實施例的局部示意圖。
圖23是本發明的一個示範實施例的側視圖。
圖24是結合本發明的至少一個實施例的存儲載體的示範布局。
圖25是結合本發明的至少一個實施例的電子設備、即計算機系統的框圖。
圖26是嵌入式立體存儲器陣列的一個實施例的示範局部透視圖。
圖27是用來實現本發明的實施例的基本步驟的示範流程圖。
圖28是創建結合本發明的存儲單元的基本步驟的示範流程圖。
優選實施例的詳細說明本文所述的三維存儲器體系結構的實施例採用垂直柱來形成用於選擇存儲單元陣列中的特定存儲單元的行或列線。這種體系結構從多個存儲單元來創建『立體』陣列結構，它非常節省體積空間、比只是通過將其層疊來擴展傳統交叉點存儲器陣列的先前三維體系結構更快且更易於製造。本文所述的一個實施例涉及一次寫入陣列，又稱作一次可編程(OTP)存儲器或一次寫入多次讀取(WORM)存儲器。當採用垂直柱作為『立體』(即具有三維，但不一定都為相同長度)存儲器陣列中的位線(或者字線)來實現一次寫入陣列時，隧道結在水平字線和垂直位線的相交處的垂直柱上形成。最好在立體存儲器陣列的形成中包括各存儲元件的控制元件，它在物理上靠近存儲元件並在水平字線和垂直位線之間與其串聯。本領域的技術人員應當理解，字線可能製作成垂直的，以及列線可製作成水平的，而沒有背離本發明的範圍和精神。為了清楚地描述本申請中的發明，垂直選擇線將稱作列或位線，以及水平選擇線將稱作字線或行線。或者，水平選擇線通常可稱作驅動線，以及垂直選擇線稱作讀出線。由於驅動線和讀出線的取向可互換，因此，實際上存在一組第一選擇線和一組第二選擇線，它們設置在相互垂直的獨立平面中形成立體存儲器陣列。第一或第二選擇線之一相對於存儲器陣列在其中形成的襯底的平面組成垂直柱。
在定義平面的襯底上製作存儲器陣列。存儲器陣列包括垂直層疊的多個存儲單元。存儲單元包括形成絕緣表面的介電層以及與襯底的平面平行地設置在介電層上的字線。存儲單元最好具有圍繞字線的控制元件以及圍繞控制元件的至少一部分的存儲器存儲元件。控制元件具有第一截面面積。存儲元件具有第二截面面積。存儲元件的截面面積最好是充分小於控制元件的截面面積，使得存儲元件可改變其狀態，而控制元件未受到影響。控制元件和存儲元件最好是製作成相似類型的器件，例如隧道結器件。或者，當相變材料用於存儲元件時，存儲元件的截面面積可小於、等於或大於控制元件的截面面積。存儲元件截面面積最好是小於控制元件截面面積，以便使功率最小以及提高改變存儲狀態的速度。存儲單元包括垂直柱，它實質上垂直於襯底的平面並接觸存儲器存儲元件。
採用這種垂直柱結構的立體存儲器陣列，存儲器存儲元件的數量僅受到垂直層疊各柱的列、控制元件和狀態變化存儲元件的半導體工藝的縱橫比的限制。這種體系結構的一個特徵在於，多個立體陣列的層疊允許比採用傳統半導體工藝可能實現的更大的陣列。採用垂直柱的這種三維體系結構，每一垂直位線可訪問多達20或更多的水平字線。
此外，立體存儲器陣列可嵌入諸如微處理器、圖形處理器和存儲處理器之類的傳統集成電路。例如，傳統CPU將大的存儲器陣列用於內部第1級和第2級高速緩衝存儲器。這些高速緩衝存儲器通常耗用傳統處理器布局中的大面積。通過採用設置在處理器核心計算機電路之上的立體存儲器陣列，實現在面積方面更小的管芯尺寸。
傳統存儲器存儲元件通常實現為平行板結構(或者垂直電容井)，其最小面積在傳統上受到最小半導體光刻工藝幾何尺寸以及對基於電晶體的控制FET的需要的限制。本文所公開的三維體系結構允許形成在水平和垂直選擇線的相交處與垂直柱接觸的存儲器存儲元件。這種構成考慮到具有由水平選擇線的邊沿的高度和垂直選擇柱的寬度所確定的面積的存儲器存儲元件。因此，存儲器存儲元件的面積在這種體系結構中可極大地減小，從而在執行隧道結或介質破裂器件的熔斷操作時允許更快的存取速度以及更少所需能量。此外，當存儲器存儲元件採用隧道結在水平和垂直選擇線的垂直邊沿上形成時，傳統的平面隧道結中發現的缺陷的影響極大地減小。通過把存儲器驅動和讀出選擇線分別設置在水平和垂直平面，驅動與讀出選擇線之間的電容被減小。這種減小的電容允許存儲器陣列的更快存取速度。
存儲單元的立體存儲器陣列將各種半導體器件的任一種用於與用作存儲器選擇電路的一部分的垂直柱接合的存儲和控制元件來創建。三維體系結構的大部分實現將傳統半導體設備和矽襯底用作原材料來進行。但是，本發明的半導體器件適用於大範圍的半導體器件技術，並且可由各種半導體材料製成。下列說明論述以矽襯底實現的本發明的半導體器件的若干當前優選實施例，因為大部分當前可用的半導體器件均在矽襯底中製作，以及本發明最常見的應用涉及矽襯底。
然而，本發明還可有利地用於砷化鎵、鍺以及其它半導體材料。因此，本發明不是規定為限制於以矽半導體材料製作的那些器件，而是包括以本領域的技術人員可獲得的可用半導體材料和技術的一種或多種來製作的那些器件，例如採用玻璃襯底上的多晶矽的薄膜電晶體(TFT)技術。生產本發明的存儲器陣列時有用的其它襯底包括塑料和纖維素材料。
應當注意，附圖不是完全按照實際比例的。此外，有源元件的各個部分未按比例繪製。某些尺寸相對其它尺寸被放大，以便提供對本發明的更清晰說明和理解。
另外，雖然本文所述的實施例有時表示為具有深度和寬度的各種區域的二維視圖，但應當清楚地理解，這些區域只是對實際上是三維結構的器件的一部分的說明。因此，對實際器件製作時，這些區域將具有三維，包括長度、寬度和深度。此外，雖然本發明通過針對有源器件的優選實施例來說明，但並不表示這些說明是對本發明的範圍或適用性的限制。並不是表示本發明的有源器件限制於所述的物理結構。包括這些結構以便說明本發明對於當前優選實施例的實用性和應用。
圖1是存儲電路30的示意圖，其中，多個存儲單元22在此處表示為示範的二維4×4布局的陣列中形成。每個存儲單元22連接到表示為行的一組字線20(20a-20d)其中之一以及表示為列的一組位線18(18a-18d)其中之一。存儲電路30連接到一組外部地址線32和數據線34。地址線32包含編碼形式(最好是二進位)的位置，用於選擇要尋址的存儲單元陣列中的特定存儲單元22。字線解碼器38解釋地址線的某些，以便決定具體選擇的存儲單元22位於哪一行或字線。通常只有一個字線被選取並驅動到預定電壓電平，而其它字線則通常驅動到地電平。地址線32還由列解碼器36用於從位線18中選擇具體位線，以便通過讀出所選存儲單元的狀態，將所選的具體存儲單元與數據線34的至少一個接口以及對所選的具體存儲單元解碼。存儲電路30還包括讀/寫/擦除電路28，它連接到字線解碼器38和列解碼器36，以便在各操作期間向所選及取消選定的存儲單元22提供適當的電壓和定時。應當注意，擦除操作可能不是在所有類型的存儲電路30中存在。
圖1還說明構成立體存儲器陣列的一個實施例的存儲單元22的陣列的一個示範組織。在這個實例中，存儲單元22的兩級(或者兩個平面)被形成，一個在另一個之上。各級的存儲單元最好與相鄰級中的存儲單元實質上對齊。第0級(52)包括字線20a和20c。第1級(54)包括字線20b和20d。第0級(52)和第1級(54)形成實質上平行於襯底表面的相應平面。位線18(18a-18d)在垂直於字線和襯底的平面的另一個平面中形成。這樣，位線18中的每個相對於『水平』襯底形成『垂直』柱。所選取向是為了便於描述本發明，並且一個實施例的實際取向是任意的。用於選擇字線和列位線到立體陣列中的組織的其它配置存在，並且仍然符合本發明的精神和範圍。
例如，圖2是結合本發明的圖1的立體存儲器陣列的一個示範物理布局。在這裡，襯底10、如矽襯底形成平面表面12，其中可結合控制電路，例如圖1的列解碼器36、字線解碼器38以及讀/寫/擦除電路28。設置在襯底10的平面表面12上的是由存儲單元22的陣列組成的第一存儲平面14(例如第0級(52))。第一存儲平面14具有如圖所示由字線20連接的存儲單元22的行。設置在第一存儲平面14上的是最好與第一存儲平面14的存儲單元22實質上對齊的存儲單元22的第二存儲平面16(例如第1級(54))。兩個存儲平面14、16如圖所示採用垂直位線18互連，從而形成立體存儲器陣列。為了本公開的目的的立體陣列定義為「具有三維」。陣列的每個實際維的長度也許是不同量，並且三個相等長度的實際立方體可能不會形成。但是，「立體」在本文中用於其另一個含義「具有三維」，來表示存儲器陣列的基本盒狀結構。實際維長度將根據設計人員對每個平面的存儲單元數量以及要層疊的平面數量的選擇而有所不同。
通過將垂直柱用於對存儲單元22尋址所使用的選擇線的至少一個，存儲單元22可更緊密地層疊在一起，從而提高體積效率。此外，通過利用創建立體存儲器陣列所使用的步驟，可形成簡化的存儲單元22。存儲單元22包括通常可配置為通或斷狀態或者包含表示通或斷狀態的電荷的至少一個存儲元件。或者，存儲單元22還可存儲多個狀態或者表示多個狀態的電荷，使得每個存儲單元22存儲不止一位信息。
圖3是典型存儲單元22的框圖。存儲單元22包括串聯在字線20和位線18之間的存儲元件24和控制元件26。在這個實施例中，存儲元件24最好是反熔斷器件，例如可編程隧道結器件。反熔斷器件最好是介質破裂型器件或者隧道結器件。但是，存儲元件24可以是存儲可作為電阻的變化值讀出的存儲狀態的任何器件，但最好是隧道結器件。隧道結可由氧化金屬、熱生長氧化物或者澱積氧化物或氮化物形成。存儲元件也可以可選地採用諸如多晶矽、多晶體、非晶體、微晶、金屬絲電子遷移、陷阱感應滯後、鐵電電容器、霍耳效應以及多晶矽電阻器之類的半導體材料來實現。存儲元件的其它實施例包括隧道磁阻、相變材料或者諸如浮柵之類的電容元件。
控制元件26最好是電流控制器件，它呈現施加到其上的電壓與流過其中的電流之間的非線性性質。或者，控制元件26可在例如採用電阻器來實現時具有線性性質。控制元件26最好是由隧道結器件或pn、pin或肖特基二極體組成。可採用的其它二極體包括齊納二極體、雪崩二極體、隧道二極體以及諸如可控矽整流器之類的四層二極體。或者，控制元件可以是結型場效應或雙極電晶體。控制元件26的大小足以傳送足夠的電流，使得存儲元件24的狀態可改變。這種大小確定最好是通過使控制元件26的截面面積大於存儲元件24的截面面積來實現。控制元件26和存儲元件24最好是屬於相同的器件類型、例如隧道結器件，但可選地可將不同的器件類型、如二極體和隧道結器件分別用於控制和存儲元件。當控制元件26為二極體時，最好是採用摻雜多晶矽、非晶矽或微晶矽來形成。因此，控制元件或者從包括以下各項的組中選擇再結晶半導體，非晶半導體，多晶半導體，結型場效應電晶體，其柵極連接到其源極或漏極的結型場效應電晶體，其柵極連接到其源極或漏極的絕緣柵場效應電晶體，四層二極體，NPN電晶體，以及PNP電晶體。
例如，圖4-6是對允許製作立體存儲器陣列中使用的存儲單元22的幾個可能的實施例的說明。
例如，圖4說明存儲單元22的第一實施例，它將位線18表示為最好是由鎢(W)構成的材料的列，最好是在形成控制元件26和存儲元件24之後被澱積。這個位線18緊接介電材料的絕緣層(ILD)40來設置。
各種材料可用於ILD 40，並且其中例如包括二氧化矽、氮化矽、氧氮化物和四乙基矽酸鹽(TEOS)。ILD可採用若干不同的傳統技術來澱積，例如化學汽相澱積(CVD)、大氣壓CVD、低壓CVD、等離子體增強CVD、物理汽相澱積(PVD)和濺射。可採用諸如化學機械拋光(CMP)之類的傳統工藝對ILD進行平面化。ILD 40在整個說明中用來表示一層或多層上的介電填充材料。實際的介電材料可由上述材料中的一種或多種組成。
設置在ILD 40上的是字線20，它最好由表示為金屬1、例如鋁的導電薄膜來構成。字線20經過或者是自氧化或者是熱生長的氧化，或者具有澱積的氧化物。氧化物最好在字線20的整個暴露部分、最好是在其整個長度上形成。氧化物的厚度優選為小於100埃，更優選為小於50埃。在氧化物的一部分之上，表示為金屬2(最好是鋁)的另一種導電薄膜被澱積和形成圖案，從而形成控制元件26，即採用金屬1和金屬2作為其電極的隧道結器件。金屬2又稱作中間電極42，因為它在電氣上在字線20與位線18之間形成。在金屬2以及不存在中間電極42的氧化物的若干部分上設置的是另一層ILD 40。在ILD 40中蝕刻通孔，以便定位垂直柱。中間電極42的一部分最好是經過氧化，或者氧化物澱積在它上面以形成存儲元件24。最後，鎢被澱積以便形成位線18，並且它與氧化物接觸以便形成具有作為電極的中間電極42和位線18的存儲元件24。
金屬1(20)最好具有直接在整個金屬1的頂部暴露表面上製作的氧化層(在鋁(Al)導體的情況下為氧化鋁(Al2O3))。可選地，金屬1(20)和金屬2(42)由鋁、銅或矽化物及其合金構成，但也可採用其它導電金屬或半導體。與金屬1和金屬2接合的氧化層形成控制元件26。氧化層的製作最好是在已經蝕刻金屬1之後進行，以便允許對側壁的覆蓋。隧道結控制元件通常由金屬/氧化物/金屬界面來形成，並且對於一些實施例，可能是優選控制元件。
當採用氧化層來形成時，存儲元件24最好採用電子隧穿或者介質破裂動力學。最優選的是，電子隧穿為直接隧穿，從而要求氧化層厚度為最小，例如大約5至大約50埃。這種存儲元件24創建具有更好的電流/電壓特性的反熔斷結構。在氧化層上的低壓電勢下，例如在存儲單元的讀取過程中，電流處於低微安或毫微安範圍，從而是節省功率的。當反熔斷通過在氧化物中創建細絲來編程時，電流處於微安或者低毫安範圍。電流電平的這種變化對於檢測氧化物是否編程為邏輯0或1狀態創建極好的信噪比。雖然這些電流範圍是當前可實現的0.18微米幾何尺寸的示例，但實際的電流電平將根據所使用的實際工藝幾何尺寸來變化。在更高的電壓電勢上，例如在編程過程中，氧化層因隧穿電流而開始具有更高的電流。這種隧穿電流創建電子流，它局部加熱存儲元件24、氧化物，並形成通過氧化物的導電絲。當足夠的能量施加在氧化物阻擋層上而充分加熱熔化部位時，導電絲通過氧化物形成，以及氧化物的狀態對於一次可編程結構永久性地改變。可選地，氧化層可經過處理以成為介質擊穿器件而不是隧道結器件。
其它狀態變化技術可用於存儲元件24。例如，存儲元件24可以是只讀LeComber或矽化物開關，或者是可讀/可寫相變材料。形成LeComber開關的一種方法是在金屬1上澱積非晶本徵矽的薄層(在本例中，金屬1最好是鉻(Cr)層)。然後，另外的金屬、如金(Ag)被澱積在非晶本徵矽上。在編程之前，LeComber開關用作反向偏置隧道二極體。採用本發明通過非晶矽創建增強的集中電場將使導電通路形成或者允許漂移電導，從而創建反熔斷。
可讀/可寫(或寫/擦除/寫)狀態變化元件的一種優選相變材料是碲化鍺(GeTe)，它可通過以適當速率對其加熱和冷卻從半導電(非晶態)反向改變到金屬(或晶體)狀態。例如，如果GeTe經過摻雜使它在其半導電狀態時為p型，並且澱積在n型半導體層之上，則在GeTe改變為其金屬狀態的情況下在結上掃過的載流子數量上將看到較大對比。通過採用GeTe或等效相變材料，存儲單元能夠成為可讀/寫，例如能夠多次寫入、擦除、寫入。這個功能對於某些應用提高存儲單元結構的實用性。其它相變材料可代替GeTe，但仍然符合本發明的精神和範圍。其它優選相變材料的一些實例為硫族化物合金，例如GaSb、InSb、InSe、Sb2Te3、Ge2Sb2Te5、InSbTe、GaSeTe、SnSb2Te4、InSbGe、AgInSbTe、(GeSn)SbTe、GeSb(SeTe)、Te81Ge15Sb2S2以及GeSbTe。
其它反熔斷結構是可行的，例如矽化物開關。矽化物開關採用在編程時改變電阻的交替堆疊的矽和過渡金屬薄膜來形成。一般來說，矽化物反熔斷的編程過程是不可逆的。在寫入之前，過渡金屬和矽層的堆疊層具有第一電阻。適當的行和列線被選取以便迫使電流經過所選存儲單元。經過所選存儲單元的電流產生觸發及完成矽化反應的焦耳熱。通過採用本發明創建的集中電場，電流被集中，因而焦耳熱集中在較小區域，從而允許編程在比沒有本發明的情況下更少的時間完成。矽化反應使所選存儲單元的電阻改變為低得多的值。為了讀取所編程的存儲單元，小讀出電流被提供到所選存儲單元，以及所選存儲單元上的電壓降被讀出。一些優選矽化物化合物是Ni2Si、NiSi、NiSi2、Pd2Si、PdSi、Pt2Si和PtSi。具有矽的各種化合物中的其它可能的過渡金屬包括Ti、V、Cr、Mn、Fe、Co、Zr、Nb、Mo、Rh、Hf、Ta、W和Ir。
圖5是圖4所示的一個備選實施例，但它包括圍繞中間電極42的至少兩條邊沿的角形存儲元件25。通過圍繞中間電極42的至少兩條邊沿，增強的電場在兩條邊沿的相交處形成。例如採用用於角形存儲元件25的隧道結或介質擊穿器件使反熔斷短路時，這個增強電場允許更低的編程電壓或更低的電流，以得到降低的總功率以及更快的編程時間。在這個實施例中，ILD 40一直設置到鄰近且鄰接最好由鎢(W)製作的位線18的表面。當位線18被澱積時，在角形存儲元件25上形成接觸表面。通過帶有角形存儲元件，電壓施加到中間電極42與位線18之間時所產生的電場得到增強，從而允許更低的編程電壓、更低的編程電流或其組合的形式的更低功率要求。另外，增強的電場提供更快的編程速度。在其它方面，圖5中的存儲單元的構造與圖4所示的相似。
圖6是存儲單元22的另一個實施例，其中，控制元件26由pn結二極體組成。在這個實施例中，ILD 40設置在表面上，以及第一金屬、如鋁被澱積且形成圖案，從而創建字線20。然後，n矽層44澱積在字線20上。p矽的後續層46則澱積在n矽44上。然後，組合矽被形成圖案並蝕刻，從而創建控制元件26。然後，ILD 40澱積或者以其它方式塗敷在p矽層46上。在ILD 40中蝕刻通孔，以便定位垂直位線18。與垂直位線18接合的p矽層46的邊沿經過氧化，創建存儲元件24的二氧化矽層，它的厚度優選為小於100埃，它的厚度更優選為小於50埃。然後再澱積垂直位線18。存儲元件24具有作為電極的p矽層46和位線18以及作為反熔斷材料的氧化層。
圖7是本發明的一個實施例的一個垂直位線和三個水平字線的剖視圖，說明垂直位線如何與傳統的平面選擇線接合。在這個實施例中，傳統的水平列選擇線19與表面平行地設置在材料的某個襯底、例如傳統加工的半導體晶片上。ILD 40的接合層澱積在水平列選擇線19上。垂直位線18緊接ILD 40形成，並接觸水平列選擇線19。然後，例如圖4-6所示或者其它可能的實現中任一個的存儲單元22設置在ILD 40上。垂直位線18則在先前的垂直位線18上形成，從而創建垂直柱。第二和第三存儲單元22澱積在先前的存儲單元22上，以及垂直位線18澱積在先前的垂直位線18上，從而延長垂直柱。
圖8和圖9說明立體存儲器陣列如何根據需要進行擴充以便增加存儲器存儲元件的數量。圖8是立體存儲器陣列的組件和層的局部透視圖。圖9是圖8所示的陣列的頂視圖。在圖8中，襯底表面包括一個或多個水平位線，例如19a和19b，在這裡表示存儲器陣列的列0和列2。在水平位線19a和19b上是一組或多組存儲單元，例如50a和50b。各種水平行線通過各層ILD 40絕緣以免與相鄰的水平行線接觸。垂直位線18a和18b在相應的水平位線19a和19b上被定位、澱積並與其接觸。ILD 40介電層還分隔相鄰的垂直位線18a和18b。垂直位線18a-18d接觸在中間電極42a-d上形成的氧化層(參見圖9)。中間電極通過控制元件、最好是隧道結器件或存儲單元22中的二極體與水平行線20a-b分隔開(圖9)。
圖9還表示附加的一組垂直柱選擇線如何設置成靠近第二組存儲單元50b以便繼續延伸陣列。靠近附加的一組垂直柱的是另一個ILD 40，以便為另一組存儲單元提供絕緣。
圖10是立體存儲器陣列的一個備選實施例，其中，水平字線20a和20b以蛇線方式形成以便創建角形存儲元件25a-d。蛇形行線中的這些角度創建增強電場，以便降低對角形存儲元件25a-d編程所需的編程功率、電壓、電流和時間。
圖11是本發明的一個備選實施例的局部剖視圖。在這個實施例中，第一組存儲單元50a與垂直柱位線18a和18b形成相交點。第二組存儲單元50b通過可選層間介質(ILD)與第一組存儲單元50a和垂直柱18a、18b絕緣。第二組存儲單元50b與垂直柱位線18c和18d形成相交點。垂直柱位線18a和18c與水平位線19a電接觸。垂直柱位線18b和18d與水平位線19b電接觸。如此圖中所示，有三級存儲單元22相互垂直堆疊。根據所使用的特定製作過程，可能因先前製作的表面的非平面性而難以保持延伸存儲單元22的垂直堆疊層。因此，允許附加高度的一種方式是在所形成的存儲單元層上創建ILD層(未示出)。這個ILD層則例如採用CMP或其它已知的平面化技術進行平面化，從而形成在其中設置水平位線19c和19d的新平面襯底。在水平位線19c-d上添加附加的各組存儲單元的進一步處理過程允許延長立體存儲器陣列的垂直維度。
圖12是本發明的一個備選實施例的透視圖，它在採用反熔斷存儲元件時，通過消除用於分隔下一批相鄰水平字線與當前組的垂直柱位線的隔離ILD 40來增加體積效率。在這個實施例中，雙存儲單元23直接設置在兩個垂直柱位線18a、18b之間，分別形成存儲元件24a和24b。雖然形成兩個存儲元件，但只有一個存儲元件實際上用於存儲器陣列。另一個存儲元件保留未編程(反熔斷的開路)，並且只提供附加的電容負載。因此，超過一個存儲元件與特定級上的垂直柱接觸，但是，實際上只使用一個存儲元件。
圖13是圖12所示的備選實施例的層疊實現的透視圖。在這個實施例中，第一級52設置在水平位線19a和19b上。根據所使用的工藝，第一級52可以可選地設置在襯底的表面，以及水平位線19a和19b(表示為虛線圖)可分別接到垂直柱18a和18b上。垂直柱位線18a和18b分別電耦合到水平位線19a、19b並與其接觸。第二級存儲單元54設置在第一級存儲單元52上。第三級存儲單元56設置在第二級存儲單元54上。垂直柱18a和18b最好是採用鎢(W)來形成，但也可採用其它金屬導體。存儲元件24a和24b表示為接觸單個垂直柱，從而共享列選擇信號。
圖14-16是當垂直柱每層接觸超過一個存儲單元時所使用的雙存儲單元23的示範實施例。
例如，圖14說明雙存儲單元23的第一實施例，它將位線18表示為最好是由鎢(W)構成的材料的列，最好是在形成控制元件26和存儲元件24之後被澱積。位線18緊接介電材料的絕緣層(ILD)40來設置。
各種材料可用於ILD 40，並且其中例如包括二氧化矽、氮化矽、氧氮化物和四乙基矽酸鹽(TEOS)。ILD可採用若干不同的傳統技術來澱積，例如化學汽相澱積(CVD)、大氣壓CVD、低壓CVD、等離子體增強CVD、物理汽相澱積(PVD)和濺射。可採用諸如化學機械拋光(CMP)之類的傳統工藝對ILD進行平面化。ILD 40在整個說明中用來表示一層或多層上的介電填充材料。實際的介電材料可由上述材料中的一種或多種組成。
設置在ILD 40上的是字線20，它最好由表示為金屬1、如鋁的導電薄膜來構成。字線20經過或者是自氧化或者是熱生長的氧化或者澱積。氧化物最好在字線20的整個暴露部分、最好是在其整個長度上形成。氧化物的厚度優選為小於100埃，更優選為小於50埃。在氧化物的一部分之上，表示為金屬2(最好是鋁)的另一種導電薄膜被澱積和形成圖案，從而創建兩個絕緣控制元件26，即採用金屬1和金屬2作為其電極的隧道結器件。金屬2又稱作中間電極42，因為它在電氣上在字線20與位線18之間形成。在金屬2以及不存在中間電極42的氧化物的若干部分上設置的是另一層ILD 40。在ILD 40中蝕刻通孔，以便定位垂直柱。中間電極42的一部分最好是經過氧化，或者氧化物澱積在它之上以形成存儲元件24。最後，鎢被澱積以便形成位線18，並且它與氧化物接觸以便形成具有作為電極的中間電極42和位線18的存儲元件24。
圖15是對圖14所示的雙存儲單元23的一個備選實施例，但它包括圍繞中間電極42的至少兩條邊沿的兩個角形存儲元件25。通過圍繞中間電極42的至少兩條邊沿，增強的電場在兩條邊沿的相交處形成。當例如採用用於角形存儲元件25的隧道結或介質擊穿器件使反熔斷短路時，這個增強電場允許更低的編程功率、電壓、電流或時間。在這個實施例中，ILD 40一直設置到相鄰且鄰接最好由鎢(W)製作的位線18的表面。當位線18被澱積時，在角形存儲元件25上形成接觸表面。通過帶有角形存儲元件，電壓施加到中間電極42與位線18之間時所產生的電場得到增強，從而允許更低的編程電壓。在其它方面，圖15中的存儲單元的構造與圖14所示的相似。
圖16是雙存儲單元23的另一個實施例，其中，控制元件26由pn結二極體組成。在這個實施例中，ILD 40設置在表面上，以及第一金屬、如鋁被澱積以及形成圖案，從而創建字線20。然後，n矽層44澱積在字線20上。p矽的後續層46則澱積在n矽44上。然後，組合矽被形成圖案並蝕刻，從而創建兩個控制元件26。然後，ILD 40澱積或者以其它方式塗敷在p矽層46上。在ILD 40中蝕刻通孔，以便定位垂直柱18。與垂直位線18接合的p矽層46的邊沿經過氧化，創建存儲元件24的二氧化矽層，它的厚度優選為小於100埃，它的厚度更優選為小於50埃。然後再澱積垂直位線18。存儲元件24具有作為電極的p矽層46和位線18以及作為反熔斷材料的氧化層。
圖17是結合圖12-13所示的基本雙存儲單元23的三維存儲器陣列的一個實施例的局部剖視圖。在這個實施例中，水平位線19a和19b在定義平面的襯底表面中形成。在與襯底的平面平行的平面中形成的存儲單元50c-d的集合設置在襯底上。垂直位線18a-18d在與襯底的平面垂直的平面中形成。垂直位線18a-d與存儲單元50c-d的相應相鄰集合中的存儲元件相鄰並與其接觸。可選地，立體存儲器陣列可通過在存儲單元集合上添加ILD層(未示出)並對其平面化以形成新的襯底表面來延伸。在這個平面表面上，設置另一組水平位線19c和19d，並通過頂部ILD層的通孔連接到相應的垂直柱18c和18d。存儲單元和垂直位線另外的集合則可選地在附加襯底表面上建立。由於沒有分隔垂直位線與存儲單元的相鄰集合，因此各垂直位線每個水平層與兩個存儲元件接觸。
圖18是圖17所示的一個實施例的頂視圖。在這個實施例中，中間電極42c和42d分別接觸垂直柱位線18c、18d，形成存儲器存儲元件24b和24c。另外，由於沒有分隔下一組中間電極42a、42b與垂直柱位線18c、18d的ILD 40，因此分別形成第二組存儲器存儲元件24a、24d。
圖19是圖18所示的一個備選實施例的頂視圖，其中，蛇形水平字線用來增強電場，以便降低實際編程的存儲單元的編程功率、電壓、電流和時間。通過讓兩條邊沿形成點或角，對於中間電極42(42a-42d)與垂直柱位線18(18a-18d)之間的給定的電壓電勢，電場被增加。
圖20和圖21是本發明的備選實施例的透視圖。圖22是圖20和圖21所示的備選實施例的局部示意圖。在圖20的實施例中，不是採用水平位線將位線選擇信號路由到垂直柱位線18a和18b，垂直柱位線18a和18b而是分別直接與襯底10接觸直接到達控制電晶體60a和60b(圖22)。控制電晶體採用傳統半導體加工過程在襯底上製作，並且可通過各種技術、如場效應電晶體(FET)來實現。或者，控制電晶體可由諸如二極體61a和61b的其它控制元件取代。控制電晶體或二極體最好實質上設置在垂直柱位線18a-b之下或附近。通過讓讀出電晶體60a、60b(圖22)或二極體61a和61b分別分布在垂直柱位線18a、18b之下，通過降低讀出線上的電容負載來實現提高的讀出速度。存儲單元23a、23b、23c分別在第一級52、第二級54和第三級56中相互層疊。ILD 40設置在最後一級、在本例中為第三級56，從而用作鈍化層或者用作在其上建立附加層的平面表面。
圖21是一個備選實施例的局部剖視圖，其中，立體陣列在不一定是半導體襯底的襯底上形成。在這個實施例中，二極體61a和61b在形成垂直柱18a和18b之後形成。二極體61a和61b最好是採用斜波摻雜矽澱積工藝來製作。在二極體61a和61b形成之後，ILD層(未示出)在澱積水平位線19a、19b之前被澱積在二極體61a與61b之間。二極體61a和61b可電連接到一個或多個垂直柱，從而允許共用二極體。二極體61a和61b最好被適當地確定規格，以便在編程期間提供足夠的電流而沒有導致故障。
圖22表示到字線38和列36解碼器(參見圖1)的字線和位線的反熔斷連接的局部示意圖。行a0-2、b0-2和c0-2從字線解碼器38(未示出，參見圖1)輸出，並耦合到雙存儲單元23a-231。垂直柱位線18a、18b分別連接到例如讀出電晶體60a和60b(或者二極體61a和61b)的開關元件，它們經過控制並輸入列解碼器36。根據耦合到列解碼器36的地址線32的輸入的內容，讀出數據在數據總線34上輸出。
圖23是本發明的一個備選實施例的截面圖，其中，垂直柱選擇線18a和18b在一個以上柱中形成，並通過頂部子列連接88和底部子列連接89互連。頂部88和底部89子列驅動連接經由通孔48耦合到垂直柱18a和18b。由於垂直柱18a和18b使柱的相應側的存儲器存儲元件24短路，因此一次只能存取每個柱的一個存儲元件24。因此，每隔一個柱連接到子列連接線。各存儲單元具有與通過中間電極42串聯耦合的控制元件26串聯的存儲元件24。垂直柱18a或垂直柱18b與連接到圖1的列解碼器36中的讀出放大器電路的水平單位線19互連。這個互連通過啟用電晶體60a或60b其中之一選擇預期垂直柱18a和18b來實現。
圖24是結合本發明的至少一個實施例的存儲載體70的示範布局。存儲載體表示若干傳統的標準或專有存儲卡格式中任一種，其中例如包括PCMCIA、PC卡、智能存儲器、記憶棒、數字膠片、ATA和小型閃卡等。存儲載體包括機械接口72，它提供與所實現的存儲載體標準的類型的特定連接器的機械和電接觸。可選電氣接口74進行與機械連接器72上的電觸點的電耦合，並提供適當的安全性、地址解碼、電壓轉換、防寫或者與結合了本發明的至少一個存儲器陣列的一組存儲IC 80的其它典型的接口功能。載體76、例如印刷電路板或陶瓷襯底通常用於在物理上支撐存儲IC 80、電氣接口74以及機械接口72。本領域的技術人員會理解，部分電氣設備可能結合電氣器接口的功能性，從而消除在存儲載體70中對它的需要。存儲IC 80的集合可包括一個或多個器件。此外，可能存在不止一種類型的存儲器陣列，例如存儲IC 80的OTP存儲IC和可讀/寫存儲IC。
圖25是結合本發明的至少一個實施例的電子設備、在本例中為計算機系統90的框圖。具體地對於計算機系統，如圖所示的若干不同的電氣設備可結合到封裝中。在這裡，微處理器92耦合到用於保存計算機可執行指令和/或用戶數據的存儲電路94。示範存儲電路94其中例如包括BIOS存儲器、DRAM存儲器、ROM以及各級內部或外部高速緩衝存儲器。微處理器92還連接到存儲裝置96，例如硬碟驅動器、軟盤驅動器、CD/DVD驅動器、磁帶驅動器或者結合了採用本發明的半導體存儲IC的其它大容量存儲裝置。例如，微處理器92可在其內部高速緩衝存儲器中包括三維存儲器體系結構。存儲器94還可在其存儲IC中包括三維存儲器體系結構，例如在BIOS或者諸如DRAM和ROM電路等的其它系統存儲區中。微處理器92還連接到也可結合採用本發明的存儲IC的顯示裝置98。因此，在電氣設備中，可存在本發明的一種或多種實現，從而證明本發明改進現有電氣設備的廣泛適用性。
例如，圖26是將存儲器94、如第1級和/或第2級高速緩存與微處理器92結合的嵌入式立體存儲器陣列100的一個示範實施例。嵌入式立體存儲器陣列100在微處理器92的晶片上製成，從而允許更小的管芯面積大小。微處理器92形成水平襯底表面。存儲器94最好是由存儲單元22或23的一個或多個垂直層(未示出)來建立，從而形成嵌入式立體存儲器陣列100。存儲單元22或23通過第一和第二組選擇線互連。選擇線的至少一個在嵌入式立體存儲器陣列100中形成為垂直柱。選擇線的集合電連接到在微處理器92的管芯上形成的選擇電路。微處理器92例如採用接合線97或TAB電路技術電連接到封裝95。在微處理器連接到封裝95之後，它被封裝(未示出)以便提供對於雜質和操縱的防護。雖然嵌入式存儲器陣列100表示為設置在微處理器集成電路上，但本領域的技術人員會理解，採用存儲電路的任何集成電路可替代微處理器92。一個實例是圖形顯示控制器。
圖27是用來實現本發明的各種實施例的基本步驟的示範流程圖。在步驟62，一組字線的陣列在實質上與襯底或其它平面表面平行的平面中形成。在步驟64，一組位線的陣列在實質上與該平面或字線或者襯底表面垂直形成。通過形成垂直於襯底的平面、因而垂直於字線的位線，一組垂直柱位線被創建。在步驟66，存儲單元陣列最好是在每個相應的字線與每個位線之間形成，但是，如果那些地址單元預計是不可編程的，則字線和位線的一些相交處可能不包含存儲單元。
圖28是創建結合本發明的存儲單元的基本步驟的示範流程圖。在步驟82，絕緣體、如ILD 40塗敷到最好是實質上平面的襯底表面上。在步驟83，第一導體塗敷到與襯底平行的平面，從而形成字線。在步驟84，控制元件在第一導體上創建，例如隧道結器件或二極體。在步驟85，與第一導體的平面垂直的第二導體塗敷到已加工的襯底表面。在步驟86，存儲器存儲元件在第二導體與控制元件之間創建。存儲器存儲元件最好是隧道結反熔斷器件，但也可採用其它存儲器存儲元件，並且仍然落入本發明的範圍和精神之內。
雖然參照以上優選實施例和備選實施例對本發明進行了具體說明和描述，但本領域的技術人員會理解，可對其進行許多變更，而沒有背離以下權利要求定義的本發明的精神和範圍。本發明的描述應當理解為包括本文所述元件的全部新穎和不明顯的組合，以及權利要求書可在本申請或將來的申請中適合於這些元件的任何新穎和不明顯的組合。上述實施例是說明性的，但並非單個功能或元件是本申請或將來的申請中所要求其權益的全部可能組合必不可少的。在權利要求書所述的其等效的「一個」或「第一」元件中，這些權利要求應當理解為包括一個或多個這些元件的結合，不要求也不排除兩個或兩個以上這類元件。
權利要求
1.一種立體存儲器陣列，包括具有平面表面(12)的襯底(10)；組織成與所述平面表面(12)平行的一個以上平面(14，16)的多個第一選擇線(20)；多個第二選擇線(18)，在垂直於所述襯底(10)的所述平面表面(12)設置的柱中形成；以及多個存儲單元(22)，分別耦合到所述多個第一(20)以及多個第二(18)選擇線。
2.如權利要求1所述的立體存儲器陣列，其特徵在於，所述存儲單元(22)中的至少一個包括與存儲器存儲元件(24)串聯的控制元件(26)。
3.如權利要求2所述的立體存儲器陣列，其特徵在於，所述存儲器存儲元件(24)沿所述柱(18)之一的邊沿形成。
4.如權利要求2所述的立體存儲器陣列，其特徵在於，所述存儲器存儲元件(24)是反熔斷器件。
5.如權利要求2所述的立體存儲器陣列，其特徵在於，所述存儲器存儲元件(24)包括寫/擦除/寫或者可重寫相變材料。
6.如權利要求2所述的立體存儲器陣列，其特徵在於，所述控制元件(26)沿所述第一選擇線(20)之一的邊沿形成。
7.如權利要求6所述的立體存儲器陣列，其特徵在於，所述控制元件(26)沿著形成點、從而在編程期間增強電場的所述第一選擇線(20)的至少兩條邊沿形成。
8.如權利要求6所述的立體存儲器陣列，其特徵在於，所述第一選擇線(20)為蛇形的。
9.如權利要求2所述的立體存儲器陣列，其特徵在於，所述控制元件(26)為隧道結器件。
10.如權利要求1所述的立體存儲器陣列，其特徵在於，還包括在所述襯底中電連接到至少一個柱(18)並且實質上設置在所述相應柱之下的開關元件(60，61)。
11.一種製作存儲電路的方法，包括以下步驟在實質上與襯底(10)平行的平面(14，16)中形成(62)第一選擇線(20)的陣列；形成(64)垂直於所述第一選擇線的平面的第二選擇線(18)的陣列；以及形成(66)存儲單元(22)的陣列，每個存儲單元分別耦合到相應的第一和第二選擇線。
12.如權利要求11所述的方法，其特徵在於，形成存儲單元的陣列的所述步驟還包括使存儲器存儲器件(22)接觸所述第二選擇線(18)之一的步驟。
13.如權利要求11所述的方法，其特徵在於，形成存儲單元的陣列的所述步驟還包括形成隧道結器件的步驟。
14.如權利要求11所述的方法，其特徵在於，形成存儲單元的陣列的所述步驟還包括製作摻雜半導體材料的控制元件(26)。
15.如權利要求11所述的方法，其特徵在於，形成垂直於所述第一選擇線(20)的平面的第二選擇線(18)的所述步驟還包括在相交的至少兩個邊沿中接觸所述存儲單元(22)。
16.如權利要求11所述的方法，其特徵在於，還包括在所述襯底中製作電晶體(60)的步驟，所述電晶體實質上設置成鄰近於並且耦合到所述形成的第二選擇線(18)的陣列中的至少一個第二選擇線。
17.一種製作存儲電路的方法，包括以下步驟將絕緣體(40)塗敷(82)到襯底(10)上；將一組第一導體(20)塗敷(83)到平行於所述襯底(10)的一個或多個平面(14，16)；在相應的第一導體(20)上製作(84)一組控制元件(26)；塗敷(85)垂直於所述第一導體(20)的平面的第二導體(18)；以及在所述第二導體(18)與相應的控制元件(26)之間製作(86)一組存儲器存儲元件(24)。
18.一種製作N級存儲電路的方法，包括N次重複權利要求17所述的步驟。
19.如權利要求17所述的方法，其特徵在於，製作一組控制元件(26)的所述步驟還包括以下步驟氧化所述一組第一導體(18)；以及將一組形成圖案的第三導體(42)塗敷到所述氧化的這組第一導體(18)上。
20.如權利要求17所述的方法，其特徵在於，製作一組存儲器存儲元件(24)的所述步驟還包括氧化所述這組形成圖案的第三導體(42)的步驟。
全文摘要
在具有平面表面(12)的襯底(10)上製作立體存儲器陣列。立體存儲器陣列包括組織成與平面表面(12)平行的一個以上平面(12，14)的多個第一選擇線(20)。多個第二選擇線(18)在垂直於襯底(10)的平面表面(12)設置的柱中形成。多個存儲單元(22)分別耦合到多個第一(20)以及多個第二(18)選擇線。
文檔編號H01L21/822GK1774807SQ03826281
公開日2006年5月17日 申請日期2003年4月3日 優先權日2003年4月3日
發明者P·J·弗裡克, A·L·范布洛克林, D·E·安德遜 申請人:惠普開發有限公司