多層電極結構的製作方法

2023-09-22 01:27:15

專利名稱：多層電極結構的製作方法
技術領域：
本發明一般地涉及集成電路設計，並尤其涉及存儲裝置 的設計與製造。
背景技術：
隨著非易失性存儲體的體積越來越小、可靠的儲存容量 越來越大，其應用也越來越廣泛。大體積的外部數據儲存裝 置逐漸被特殊應用的儲存裝置所取代，進而產生"記憶棒
(memory stick)"等微小的存儲卡，可儲存數十億位元的 數據。
在此儲存容量之下，功率消耗變得很重要。當具有數十 億個元件時，每一存儲儲存單元的功率消耗必須非常低。對 於這種裝置的功能與容量而言，將功率消耗降到最低是非常 重要的目標。
在本領域中的重要技術之一，為各種形式的電阻隨機存 取存儲體(RRAM)，如下所詳述。美國專利申請第11/155， 067 號，標題為 "Thin Film Fuse Phase Change Ram And Manufacturing Method"，申請人與本申請相同，此案詳述 了上述的技術，並列為本申請的參考。
如該案所詳述，利用了此種技術的存儲元件的操作， 在元件內部快速而有效地加熱。多種方法被提出來改善此現 象，其中包括了在存儲元件中防止熱量流失的方法。
"獲得最優化的功率消耗"在此研究領域中，但並未成 為關鍵的議題。目前的存儲元件著重於公知手段中，將電流 耦合到存儲元件本身。此領域未記載在存儲元件中如何協助 產生熱量。

發明內容
本發明的一方面，為一種電極結構，其包括兩個並聯的 電流路徑。多個大致為平板型的電極以堆疊方式形成，最外 層提供了電接點，並定義穿越此堆疊的第一電流路徑。兩側 壁導體層形成而鄰接至電極層堆疊的兩端點，兩側壁導體層 限定了第二電流路徑。側壁導體層的端點與電極層導電接點 位於同一平面，使得電極結構導電接點各自由一組側壁層端 點與一電極導電接點所形成。


圖la-lc示出本發明的一實施例及其變體；
圖Id示出圖lb與圖1C的實施例的操作；
圖2a與圖2b示出包括本發明實施例的存儲元件的實施
例；
圖3a-3e示出本發明工藝的實施例；
圖4a與圖4b示出另一本發明工藝的實施例；
圖5a與圖5b示出本發明另一實施例的工藝；
圖6a-6e示出用以製造本發明另一實施例的工藝。
具體實施例方式
以下將詳述一種電極結構，其提供優選的熱性能，以使 得本領域技術人員可實施本發明。在附圖中所示出的實施例 也將被討論。本領域技術人員將可以理解，以下會描述多個 替代方法，而其他方法也可被理解。本發明本身以權利要求 所界定，如下所詳述。
圖la示出了電極結構的基本實施例10。如圖所示，此 電極大致為平板型，並且接點區域適合與電路元件形成電接 觸。此電極包括兩層，底層14與頂層12。可以了解的是， 在此所用的"底"與"頂"僅用於標示，而非用以指任何功
能上的重要性。圖中所示出的裝置可以側面方式形成(亦即
從圖示方向旋轉90度)或上下翻轉(旋轉180度)，而不改 變其功能。
研究發現，以多層形成電極可減少在裝置之內所傳導的 熱量。無論各層由不同材料或相同材料所構成，此現象均已 確認，使得多層結構與相同厚度但為單一材料所構成的單層 相較之下，具有較低的導熱性。此外，此現象也給予設計者 較大的彈性，以設計出在特定條件下可提供特定特徵條件的 結構。在此，優選地選擇具有適合的導熱與導電性、以及電 阻的材料，而形成電極層。優選的材料包括氮化鈦、氮化鉭、 或鉭。需要注意的是，在此的設計條件之一，製造不完美的 接口，而顯示了高電阻與低導熱性。因此，優選使用具有良 好阻擋特性的材料如氮化鈦等，而非使用較為活性因而較容 易與鄰近材料鍵合的材料，例如鈦。氮化鈦可以利用化學氣 相沉積(CVD)而沉積，而所有材料可利用物理氣相沉積(PVD) 而沉積，如該領域所公知。優選地，這些層的厚度介於0.3 至20納米之間，更優選為約5納米。研究發現，在本實施 例中，薄膜可製造較有效的接口。
圖la的結果是一種電極結構，其可提供特定的電流與 電壓，但不會如同現有技術裝置一樣快速地導熱。此特徵的 重要性如下所詳述。
如圖la所示，包括了兩層不同材料。事實上，層的數 目可隨需要改變。設計者可根據如所需要的總電阻與導熱 性、多層沉積工藝的成本或時間、以及其他本領域中所考慮 的因素，而選擇所需要的層數。在此以下，以兩層來表示多 層裝置，但讀者可以了解的是，此結構表示任何數目的層數 均可使用。
對於電極結構20的電性與熱性質的額外控制，通過外 加側壁導體26所實現，如圖lb所示。在此，頂與底層22、 24對應於圖la所標示的，且側壁導體位於此二層的兩側。
在本實施例中，側壁導體的材料為鈦。側壁導體的位置使得 其端點與導電元件位於同平面，使得每一側壁導體提供了從 一電極延伸至另一電極的電流路徑，其間沒有材料或元件變
化。優選地，側壁的厚度介於0.3至20納米之間，最優選 為5納米。
需要注意的是，此設計可包括側壁導體，也可不包括， 視應用需求而定。在以下的討論中，大致均包括側壁導體， 但本領域技術人員可以理解，此元件並非本發明的必要元 件。
另一實施例是在此結構加上導體材料層。如圖lc所示， 電極30不只包括頂與底電極元件32、 34以及側壁導體36, 還包括導體層37、 38。這些層由與金屬化層相關的材料所 構成。舉例而言，可使用銅金屬化。其他類型的金屬化如鋁、 氮化鈦、含鎢材料等，亦可用於此。同時，非金屬導電材料 如摻雜多晶矽等，亦可用於此。在此實施例中的電極材料優 選為氮化鈦或氮化鉭。或者，電極可為氮化鋁鈦或氮化鋁鉭， 或可包括一種以上選自下列組中的元素鈦、鎢、鉬、鋁、 鉭、銅、鉑、銥、鑭、鎳、釕、及其合金。如上所述，材料 穩定性是重要的設計條件。因此，大部分實施例使用了鉭/ 氮化鉭/氮化鈦/矽氮化鉭。在一實施例中，此特徵通過對材 料進行高度摻雜而更加明顯。
側壁導體的穩定效果，可參考圖lc與圖ld。圖lc中 央的堆疊層元件(圖lc中的層32、 34、 37與38)以串聯 方式排列，使得每一元件直接加總到總電阻，因此
RL 二 R32 + R34 + R37 + R38 (方程式1)
其中RL為電極中央部分的電阻，而各分量則是每一層 的電阻。然而，側壁導體與各層元件並聯，產生圖ld所示 的等效電路，其中各層元件產生電阻RL，而側壁導體產生 電阻RS。在此所排列的為並聯電路，其電阻計算為
RE = (RL) (RS) / (RL+RS)(方程式2)
圖lc實施例的應用之一，如圖2a的存儲單元200所示， 其大致包括頂電極210、底電極220、以及位於這兩個電極 之間並與這兩個電極接觸的存儲元件230。此電極以相同方 式形成，因此僅標示頂電極210。如前所述，電極的元件包 括頂與底電極元件202、 204、 二導體層207、 208、以及側 壁導體206。
在電極之間為存儲元件，由電阻隨機存取存儲(RRAM) 材料所構成。多種材料己被證明在製造RRAM時相當有用， 如下所述。
一種重要的RRAM材料為硫屬化物。硫屬化物包括下列 四元素中的任意一種氧(0)、硫(S)、硒(Se)、以及碲
(Te)，形成元素周期表上第VI族的部分。硫屬化物包括將 硫屬元素與更為正電性的元素或自由基結合而得。硫屬化合 物合金包括將硫屬化合物與其他物質如過渡金屬等結合。硫 屬化合物合金通常包括一個以上選自元素周期表第六欄的 元素，例如鍺(Ge)以及錫(Sn)。通常，硫屬化合物合金 包括下列元素中一個以上的複合物銻(Sb)、鎵(Ga)、銦
(In)、以及銀(Ag)。由於硫屬化物通過形成兩固態相而實 現其雙存儲性能，每一固態相會顯示一特徵電阻值，這些材 料稱為"相變化"材料或合金。
許多以相變化為基礎的存儲材料已經被描述於技術文 件中，包括下列合金鎵/銻、銦/銻、銦/硒、銻/碲、鍺/ 碲、鍺/銻/碲、銦/銻/碲、鎵/硒/碲、錫/銻/碲、銦/銻/ 鍺、銀/銦/銻/碲、鍺/錫/銻/碲、鍺/銻/硒/碲、以及碲/ 鍺/銻/硫。在鍺/銻/碲合金家族中，可以嘗試大範圍的合金 成分。此成分可以下列特徵式表示TeaGebSb，-(a+b)，其中a 與b代表了所組成元素的原子總數為100%時，各原子的百 分比。 一位研究員描述了最有用的合金為，在沉積材料中所
包含的平均碲濃度遠低於70%,典型地低於60%,並在一般 形式合金中的碲含量範圍從最低23%至最高58%，且最優選 介於48%至58%的碲含量。鍺的濃度高於約5%，且其在材料 中的平均範圍從最低8%至最高30%， 一般低於50%。最優選 地，鍺的濃度範圍介於8%至40%。在此成分中所剩下的主要 成分則為銻。(Ovshinky '112專利，欄10 11)由另一研 究者所評估的特殊合金包括Ge2Sb2Te5、 GeSb2Te4、以及 GeSb4Te7 。 ( Noboru Yamada ， " Potential of Ge-Sb-Te Phase-change Optical Disks for High—Data-Rate Recording", 57Yf pp. 28-37 (1997))更一般地，
過渡金屬如鉻(Cr)、鐵(Fe)、鎳(Ni)、鈮(Nb)、鈀(Pd)、鉑 (Pt)、以及上述的混合物或合金，可與鍺/銻/碲結合以形成 相變化合金，其包括可編程的電阻性質。可使用的存儲材料 的特殊範例，如0vshinsky ' 112專利中欄11-13所述，其 範例在此列入參考。
相變化合金能在此單元有源溝道區域內依其位置順序 在材料為一般非晶狀態的第一結構狀態與為一般結晶固體 狀態的第二結構狀態之間切換。這些材料至少為雙穩定態。 此詞彙"非晶"用以指相對較無次序的結構，其較之單晶更 無次序性，而帶有可檢測的特徵如較之結晶態更高的電阻 值。此詞彙"結晶態"用以指相對較有次序的結構，其較之 非晶態更有次序，因此包括可檢測的特徵，例如比非晶態更 低的電阻值。典型地，相變化材料可電切換至完全結晶態與 完全非晶態之間所有可檢測的不同狀態。其他受到非晶態與 結晶態的改變而影響的材料特徵包括，原子次序、自由電子 密度、以及活化能。此材料可切換成為不同的固態、或可切 換成為由兩種以上固態所形成的混合物，提供從非晶態至結 晶態之間的灰階部分。此材料中的電性質亦可能隨之改變。
相變化合金可通過施加電脈衝而從一種相態切換至另 一相態。先前觀察指出，較短、較大幅度的脈衝傾向於將相
變化材料的相態改變成大體為非晶態。較長、較低幅度的脈 衝傾向於將相變化材料的相態改變成大體為結晶態。在較 短、較大幅度脈衝中的能量夠大，因此足以破壞結晶結構的 鍵合，同時夠短因此可以防止原子再次排列成結晶態。在沒 有不適當實驗的情形下，可以利用實驗方法決定特別適用於 特定相變化合金的適當脈衝量變曲線。在後續的敘述中，相
變化材料以GST指稱，而可以了解的是，也可使用其他類型 的相變化材料。 一種可用於PCRAM的材料為Ge2Sb2Te5。
其他可編程電阻存儲材料也可用於本發明的其他實施 例中。此種材料之一為超巨磁阻(CMR)材料，其在磁場中 會大幅改變電阻值。此種材料一般為含錳的鈣鈦礦氧化物， 且電阻值的改變一般在數量級的幅度內。優選的RRAM化學 式為PrxCayMn03，其中x:y = 0. 5:0.5，或其他成分為x: 0 1; y: 0 1。包括錳氧化物的超巨磁阻材料也可被使用。
另一RRAM材料為雙元素化合物，例如NixOy、TixOy、Al力y、
WxOy、 ZnxOy、 ZrxOy、 CUxOy等，其中x:y= 0.5:0.5，或其他 成分為x: 0 1; y: 0 1。同時，也可使用摻雜有銅、碳 六十、銀等的聚合物，包括 TCNQ (7， 7， 8， 8-tetracyanoquinodimethane) 、 PCBM
(methanofullerene 6，6-phenyl C61-butyric acid methyl ester) 、 TCNQ-PCBM、 Cu-TCNQ、 Ag-TCNQ、 C60_TCNQ、以其他 物質摻雜的TCNQ、或任何其他聚合物材料，其包括以電脈 衝控制的雙穩定或多穩定電阻態。
如前所述，圖2a的電極元件提供了理想的電壓與電流 電平，但並不會如同現有技術一般將熱量快速導離RRAM元 件230。此RRAM元件因此保留了電流產生的大部分熱量， 進而減少用以在RRAM的中產生理想熱量水平所需要的電流 輸入，因而較容易改變這些元件相關的狀態。
圖2b示出了另一實施例250，其中多層元件220的高 電阻率、以及所伴隨的熱量增加，受到控制以提供熱量至
RRAM裝置230、 240。除此改變之外，其他的次元件以及元 件成分與上述的部分相同。
用以製造上述電極元件的工藝實施例，如圖3a-3e所 示。在圖3a中，此工藝從在襯底上沉積頂電極材料2、底 電極材料4、以及導電材料層7、 8襯底開始。需要注意的 是，設計者可以自由地選擇特定的材料以及層數，從僅具有 頂與底電極的簡單結構到多層導電層，無論是否具有側壁導 體均可。舉例而言，在此所示的結構具有兩層導電材料層、 頂與底電極、以及一組側壁導體。
此沉積作用可利用此領域的公知技術所進行，優選由 CVD與PVD工藝進行。特定工藝由所選定的材料本質而決定， 如本領域中所公知。
在初始沉積後，此工藝繼續進行以建立層堆疊的尺寸， 如圖3b所示，其從掩模9的沉積開始，其位置與尺寸生成 具有理想橫向尺寸的堆疊。此工藝使用了公知的光刻工藝， 以生成如圖3c所示的堆疊1。
側壁導體以數個步驟形成。首先，如圖3d所示， 一層 側壁導體材料6被沉積，產生覆蓋整個堆疊及其周圍區域的 層結構。如同前一沉積，此工藝優選使用公知技術進行。
通過使用各向異性蝕刻移除從堆疊橫向延伸的材料、以 及至少部分堆疊頂端的材料，而移除多餘的材料，接著使用 化學機械研磨工藝(CMP)而將已經完成的電極元件的上表 面平面化，生成電極30，如同先前圖lc中所示。此平面化 必須受到控制，以外露頂電極32的上表面，同時確保兩側 壁導體36以及頂電極位於同一平面。
另一變體實施例如圖4a與圖4b所示。在此，優選將電 介質層49加到側壁導體46上。如圖4a所示，此工藝將接 著從側壁導體材料的沉積步驟開始(圖3d)，進行電介質層 49的沉積。電介質材料優選包括二氧化矽、聚亞醯胺、氮 化矽、或其他公知的電介質材料。之後則進行公知的各向異性蝕刻步驟，以定義此結構的橫向尺寸，接著以CMP進行平坦化步驟，產生如圖4b所示 的結構。
上述的各種實施例，均以稱為"疊置"的工藝所進行。 以相同原理所進行的替代方法，如圖5a與圖5b所示。在此， 電極元件50在襯底中生成並填滿凹口而形成電極元件50。 如圖所示，提供襯底51，如同製造晶圓一般，並在襯底中 形成凹口 53。接著，進行連續沉積步驟，其與上述相同， 而沉積頂與底電極層52、 54，以及導電材料層57、 58。這 些層結構填滿了凹口 53，生成了 "層疊"效果。所生成的 結構被平坦化，以移除延伸至凹口 53上的材料層，如圖5b 所示。
用以形成此一電極結構的工藝，可參照圖6a-6d而獲得 詳述。在此，電極結構60包括襯底61，並在襯底中形成栓 塞65，如圖6a所示。此栓塞作用為導電接點，優選由如鎢 等耐熱金屬所構成，且使用公知方法形成於襯底中。其他耐 熱金屬包括鈦、鉬、鋁、鉭、銅、鉑、銥、鑭、鎳、釕、及 其氧化物。
凹口 67形成於襯底中，如圖6b所示，優選由擇優蝕刻 工藝所進行，並選擇對於栓塞有高蝕刻速率而對襯底材料有 較低蝕刻速率的工藝。如圖所示的優選結構中，適合的實施 例包括鎢蝕刻工藝。
接著使用連續沉積步驟、然後進行CMP而完成電極60， 如圖6c與圖6d所示。與其他電路元件的接觸由栓塞元件 65以及頂電極62完成。
如本領域所公知，在具有相當高深寬比的開口中沉積， 例如栓塞元件65，可能在所沉積材料中產生深裂縫。被沉 積的材料傾向於沿著所沉積結構的邊緣共形地沉積，留下空 洞或裂縫，而非均勻實心的材料。後續的蝕刻或CMP步驟可 將裂縫打開，但裂縫仍可能留在沉積結構中。因為其共形性
很高，鎢特別容易發生這種現象，如圖6e所示，即使蝕刻 到相當深度之後，裂縫69在栓塞元件中仍然可見。在此種 情形中，後續沉積的材料可能無法與先前形成的材料產生完 全的接觸，產生較差的層間接觸。
本發明可減輕上述的問題，因為電極材料以及相關結構 在填滿如裂縫69的溝槽時相當有用。此材料確保了在電極 材料與栓塞65的鎢金屬之間，良好而連續的接觸。
雖然本發明己參照優選實施例來加以描述，需要了解的 是，本發明並未受限於其詳細描述內容。替換方式及修改樣 式已於先前描述中所建議，並且其他替換方式及修改樣式將 為本領域技術人員所想到。特別是，根據本發明的結構與方 法，所有具有實質上等同於本發明的構件結合而實現與本發 明實質上相同的結果的都不脫離本發明的精神範疇。因此， 所有這種替換方式及修改樣式都將落在本發明在所附權利 要求及其均等物所界定的範疇之中。任何在前文中提及的專 利申請以及印刷文本，均列為本發明的參考。
權利要求
1、一種電極結構，包括多個電極層，其形狀大致為平板狀並形成為堆疊，最外層提供導電接點，並限定第一電流路徑通過所述堆疊；以及側壁導體層，形成而鄰接所述電極層堆疊的兩側，所述兩側壁導體層限定第二電流路徑，其中所述側壁導電層的端點與所述電極層的導電接點位於同一平面，使得電極結構導電接點各自由一組側壁層端點以及電極層導電接點所形成。
2、 如權利要求1所述的電極結構，其中所述第一與第 二電流路徑形成並聯電阻。
3、 如權利要求2所述的電極結構，其中所述第一與第 二電極層沉積於半導體結構中。
4、 如權利要求2所述的電極結構，其中所述電極層由 選自下列組中的材料所構成氮化鈦、氮化鉭、與鉭。
5、 如權利要求4所述的電極結構，其中所述電極結構 為高度摻雜。
6、 如權利要求2所述的電極結構，還包括多個電極層對。
7、 如權利要求2所述的電極結構，其中所述側壁導體 由鈦所構成。
8、 如權利要求2所述的電極結構，其中所述多個電極 層為薄膜，且其厚度介於約0.3至20納米之間。
9、 如權利要求2所述的電極結構，其中所述多個電極 層為薄膜，且其厚度約為5納米。
10、 如權利要求2所述的電極結構，其中所述多個側壁 導體層為薄膜，且其厚度介於O. 3至20納米之間。
11、 如權利要求2所述的電極結構，其中所述多個側壁 導體層為薄膜，且其厚度約為5納米。
12、 如權利要求2所述的電極結構，其中所述電極結構 在相鄰的RRAM材料層之間提供電接觸。
13、 如權利要求2所述的電極結構，其中所述電極結構 與RRAM材料元件鄰接，以提供用於所述RRAM材料的電接點 與熱絕緣。
14、 如權利要求2所述的電極結構，其中選擇所述電極 層材料以表現出高電阻率以及低導熱性。
15、 一種電極結構，包括襯底層，其中具有凹口並在所述凹口的內部具有第一導 體接點而可存取；多個電極層連續地內襯於所述凹口的內部；第二導體，其與所述多個電極層的最外層形成電接點。
16、 如權利要求15所述的電極結構，其中所述電極層 沉積於半導體結構中。
17、 如權利要求15所述的電極結構，其中所述電極層由選自下列組中的材料所構成氮化鈦、氮化鉭、與鉭。
18、 如權利要求17所述的電極結構，其中所述電極材 料經高度摻雜。
19、 如權利要求15所述的電極結構，其中選擇所述電 極層材料以顯示出高電阻率以及低導熱性。
20、 一種用以製造電極結構的方法，包括下列步驟 沉積多層電極材料； 修剪所述沉積結構至預定寬度；在所述電極材料結構上共形地沉積一層側壁導體材料； 蝕刻所述沉積結構以從所述電極結構的上表面移除所 述側壁導體材料，並修剪所述電極結構至預定寬度。
21、 如權利要求20所述的方法，還包括下列步驟 在所述蝕刻步驟之前，在所述側壁導電材料上沉積一層電介質填充材料；以及進行所述蝕刻步驟，以留下一層電介質填充材料，其附 著到所述側壁導體材料的外表面。
22、 如權利要求20所述的方法，其中所述電極層由選 自下列組中的材料所構成氮化鈦、氮化鉅、與鉭。
23、 如權利要求20所述的方法，其中所述多個電極材 料經高度摻雜。
24、 如權利要求20所述的方法，其中所述側壁導體層 由鈦所構成。
全文摘要
一種多層電極結構，包括兩並聯的電流路徑。多個大致為平板狀的電極層以堆疊方式形成，最外層提供電接點，並限定第一電流路徑穿過此堆疊。兩側壁導體層形成而鄰接於電極層堆疊的兩個端點，兩側壁導體層定義了第二電流路徑。側壁導體層的端點與電極層導電接點位於同一平面，使得電極結構導電接點各自由一組側壁層端點與電極層導電接點所形成。
文檔編號H01L45/00GK101207180SQ20071019960
公開日2008年6月25日 申請日期2007年12月11日 優先權日2006年12月15日
發明者陳士弘 申請人:旺宏電子股份有限公司