用於經引腳給集成電路供電的電路裝置的製作方法
2023-09-10 01:35:35 2
專利名稱：用於經引腳給集成電路供電的電路裝置的製作方法
技術領域：
本發明涉及一種如權利要求1的前序部分所述的用於經引腳給集成電路供電的電路裝置和一種如權利要求9的前序部分所述的用於經引腳供電和配置集成電路的方法。
在研製集成電路的過程中，一個最重要的目的就是節省寶貴的晶片面積。集成電路越小，在製造時每個板片的有效產量就越高。在其中裝入集成電路的晶片外殼構成了另一成本因素。在此，所述的外殼類型主要是由集成電路的引腳或接線端子的數量決定的。因此，為了能使用廉價的晶片外殼，力圖在研製集成電路時節省引腳。
在諸如微處理器或昂貴的微控制器等複雜集成電路中，現有的許多引腳是專門裝設用來供電的。但是，如果為了廉價的晶片外殼而取消一些被設置用於供電的引腳，那麼就可能因為經其餘的供電引腳所提供的供電電流太小而導致提高性能干擾的危險性，並且還會因EMV(電磁相容性)而使晶片相對於外部幹擾更為敏感。此外，晶片自身的輻射變得更為強烈，從而可能在電子系統中幹擾其它晶片或元件。同樣，也很難取消功能引腳或為測試而設的引腳。
因此本發明的任務在於提供一種電路和方法，其中可以在集成電路中節省用於供電的引腳，而不會以上文所述的缺點為代價。
該任務由一種具有權利要求1的特徵的用於經引腳給集成電路供電的電路裝置和一種具有權利要求9的特徵的用於經引腳供電和配置集成電路的方法來解決。本發明的優選改進方案由從屬權利要求給出。
本發明涉及一種用於經引腳給集成電路供電的電路裝置，其中所述的引腳與所述集成電路上的施密特觸發器相連，並被裝設用來配置所述的集成電路，其中，所述的集成電路具有用於供電的許多供電電壓。根據本發明，所述的引腳分別經一個開關被連接到各自的供電電壓上，並且通過由至少一個晶片內部控制信號進行控制的控制電路來接通或關斷所述的開關。
在許多集成電路中，尤其是在極複雜的集成電路中，需要裝設一些引腳來配置該集成電路。譬如可以通過該引腳調節成某個工作模式，或者為測試某個模塊而把該集成電路切換成測試模式。在一種電子系統中，該引腳在集成電路的工作期間一直是與集成電路的供電電壓相連的。據此，本來被裝設用來配置集成電路的該引腳便也可以被用來供電。因此並不會損害引腳的本來功能，而是將其保留了下來。但是，只能通過所述的引腳把施加用於配置的電壓提供給該集成電路。為此，本發明在該集成電路上裝設了開關，它把所述的引腳分別連接到集成電路的供電電壓上。由此有利地節省了用於供電的引腳。
優選地，由所述的控制電分別經驅動電路來接通或關斷所述的開關，其中所述驅動電路的輸入端直接與所述的引腳相連。為此，由該控制電路來截止或接通所述利用引腳上的電壓切換所述開關的驅動電路。
所述驅動電路的輸出端優選地經電阻與集成電路上的供電電壓之一相連。這將導致一種拉拔功能，使得即便在驅動電路被關斷的情況下，所述驅動輸出也能處於預定的電位，且所述的開關被預定地接通或關斷。
所述的開關尤其被實施為功率電晶體。為了經引腳給集成電路提供足夠的電流，功率電晶體尤其適用於流經引腳的大電流。相反，簡單的電晶體卻限定了可能流經引腳的供電電流。
在本發明的一種實施方案中，所述的集成電路優選地具有第一供電電壓和第二供電電壓以及第一開關和第二開關。其中，第一開關把所述的引腳與所述的第一供電電壓相連，而第二開關把所述的引腳與所述的第二供電電壓相連。許多集成電路在如今是利用兩種供電電壓、譬如5V和0V進行供電。在該情形下，恰好只需要兩個開關來執行本發明，由它們把所述的引腳與譬如5V和0V相連。
優選地，所述的引腳通過第三電晶體的負載段和第四電晶體的負載段被連接到所述的第一供電電壓或第二供電電壓上，其中所述第三電晶體的控制端與所述的第二供電電壓相連，所述第四電晶體的控制端與所述的第一供電電壓相連。在本發明的該實施方案中避免了所述引腳的「漂移」，只要沒有外部電壓，該引腳就處於預定的電位。
所述的第一和第二電晶體尤其被實施為MOS電晶體。當用純粹的MOS工藝製造集成電路時，該實施方案是比較有利的。可選地，所述的第一和第二電晶體可以實施為雙極電晶體。如果用雙CMOS工藝製造該集成電路，則可以提供該實施方案，因為雙極電晶體尤其適合作為電流源，並能勝任較大的電流。
本發明還涉及一種用於經引腳供電和配置集成電路的方法，其中在所述的引腳上存在一個電壓。根據本發明，在該方法中裝設一種如權利要求1所述的電路裝置，以便經集成電路上的引腳給該集成電路供電，而且該電壓既被用來配置所述的集成電路，又被用來給該集成電路供電。
從下面聯繫附圖對實施例的闡述中可以得出本發明的其它優點和應用可能性。在附圖中
圖1示出了用於經引腳給集成電路供電的電路裝置的原理實施方案，以及圖2示出了用於經引腳給集成電路供電的電路裝置在MOS工藝中的實際實現。
在圖1中示出了集成電路的一部分。示出的有第一引腳1、第二引腳2和第三引腳3，其中，所述的第一引腳用於經第一供電線10給該集成電路輸入譬如為5V的供電電壓，所述的第二引腳用於配置該集成電路，而所述的第三引腳用於將該集成電路連接到譬如為0V電位的參考電位線11上。
所述的第二引腳與施密特觸發器9相連，該觸發器的輸出信號13被用來配置該集成電路。在此，施密特觸發器9從第二引腳2上的電壓中產生一個適用於集成電路上的再處理的邏輯電平。此外，該施密特觸發器9還濾除掉引腳2上的幹擾電壓。
所述的第二引腳2經第一開關4與所述的第一供電線10相連。另外還由第二開關5把該第二引腳2連接到參考電位線11上。
第一開關4由第一三態變換器6控制。第二開關5由第二三態變換器7控制。第一三態變換器6和第二三態變換器7由控制電路8接通或關斷。控制電路8由晶片內部信號12、譬如復位信號進行控制。第一三態變換器6和第二三態變換器7的輸入端與所述的第二引腳2相連。第一三態變換器6和第二三態變換器7的輸出端分別經電阻R被連接到供電線10和參考電位線11上。
在電路裝置的工作狀態下，所述第二引腳2上存在一個譬如為5V的用於配置的外部電壓。在該情形下，該外部電壓除了用於配置之外，還被用於給集成電路提供5V的供電電壓。由控制電路8把兩個三態變換器6和7接通。在兩個三態變換器6和7的輸入端上施加該外部電壓。由兩個三態變換器6和7變換所述的電壓，並將變換後的電壓輸入到第一開關4或第二開關5。第一開關4的輸入端相對於第二開關5的輸入端被如此地倒置，使得只有第一開關4接通，而第二開關5保持斷開。從而第二引腳2與供電線10相連，而且由外部電壓經第二引腳2和第一開關4給集成電路提供5V的外部電壓。如果集成電路不需要經第二引腳2供電，那麼就由控制電路8將兩個三態變換器6和7關斷。在該情形下，電阻R導致第一開關4和第二開關5的輸入端上分別出現第一供電電壓和參考電位。於是，兩個開關斷開，位於第二引腳2和供電線及參考電位線之間的連接被分開。
在圖2中同樣也示出了集成電路的一部分。第一引腳61用於經第一供電線63給集成電路提供電壓，譬如輸入5V。所述的集成電路經第三引腳62與參考電位相連。為此，該第三引腳在集成電路上與參考電位線64相連。第二引腳50用於配置所述的集成電路。
第二引腳與施密特觸發器60相連，而該觸發器的輸出信號65被輸至集成電路的內部模塊，並在那兒調節集成電路的某種工作狀態。在此，由施密特觸發器60從第二引腳50上的電壓中產生一個邏輯電平，該電平與在集成電路上所使用的邏輯電平相對應。此外，由施密特觸發器60濾除第二引腳50上的幹擾電壓。德國專利文獻DE 44 27 015 C1所公開的電路尤其適合作為該施密特觸發器。
第二引腳50經第一p溝道MOS電晶體53的負載段與第一供電線63相連。此外，由第一n溝道MOS電晶體54的負載段把第二引腳50與參考電位線64連接起來。所述第一p溝道MOS電晶體53和第一n溝道MOS電晶體54是作為功率電晶體來設計的，以便經所述第二引腳50給集成電路提供電流。
所述的第一p溝道MOS電晶體53由「與非」門57進行控制。第一n溝道MOS電晶體54由「或非」門58控制。所述「與非」門57的第一輸入端由集成電路的「允許」信號66控制。該「允許」信號66另外還經變換器59控制所述「或非」門58的第一輸入端。所述「與非」門57和「或非」門58的第二輸入端被連接到第二引腳50上。如果「允許」信號66為邏輯零，則關斷經第二引腳50的供電。
同樣，第二p溝道MOS電晶體51或第二n溝道MOS電晶體52的負載段把所述第二引腳50連接到相應的供電線上。如果在該電路中布置所述的第二p溝道MOS電晶體51，則把該第二p溝道MOS電晶體51的門極接到參考電位線64上，以便總是接通該第二p溝道MOS電晶體51和把第二引腳50置為預定的電位。如果在該電路中裝設所述的第二n溝道MOS電晶體52，則把該第二n溝道MOS電晶體52的門極接到參考電位線63上，以便總是接通該第二p溝道MOS電晶體52和把第二引腳50置為預定的電位。換句話說，p溝道MOS電晶體51和n溝道MOS電晶體52不是同時集成在電路中，而是只應調節所述的基態。因此，如果施密特觸發器60需要正的默認值，則使用p溝道MOS電晶體51，否則為施密特觸發器60的負默認值使用所述的溝道MOS電晶體52。儘管兩個電晶體51、52並不是同時存在於相應的電路中，但為了覆蓋所述的兩個方案，在圖2中插入了該兩個電晶體。
第三n溝道MOS電晶體55的門極和第三p溝道MOS電晶體56的門極分別被連接到「與非」門57和「或非」門58的輸出端上，並分別構成了一個電容，該電容一方面延遲了所述第一p溝道MOS電晶體53和第一n溝道MOS電晶體56的接通，另一方面還作為米勒電容把供電線63或64的內部幹擾/電壓尖峰正反饋到功率電晶體53或54的門極上，其中，米勒電容形式的作用是想要得到的主要效應。功率電晶體由此得到了更強烈的控制，這也進一步降低了其RDSon，從而附加地衰減了幹擾/電壓尖峰。所述第三p溝道MOS電晶體56和第三n溝道MOS電晶體55的負載段被並聯在參考電位線64或供電線63上，並作用為米勒電容。
如果集成電路經第一引腳61和第三引腳62被接通到供電電壓或參考電位上，則「允許」信號66首先變為邏輯零，以及第一p溝道MOS電晶體53和第一n溝道MOS電晶體54被關斷。所述第二引腳50由此只用於集成電路的配置。一旦集成電路開始工作，「允許」信號66便可以變為邏輯1。根據相應於外部電壓在第二引腳50上出現何種邏輯電平來把「與非」門57的輸出置為0邏輯(第二引腳50上的邏輯電平＝1!)，以及把「或非」門58的輸出置為邏輯0或把「與非」門57的輸出置為邏輯1(第二引腳50上的邏輯電平＝0！)。第一p溝道MOS電晶體53被接通以及第一n溝道MOS電晶體54被關斷，或者第一p溝道MOS電晶體53被關斷以及第一n溝道MOS電晶體54被接通。同時，第二引腳50上的外部電壓經施密特觸發器60被傳送給該集成電路以用於分析。
所公開的電路裝置不僅可以用於供電，而且還適用於構成譬如50歐姆同軸線的終端的引腳。在此，可以利用因供電而由該終端所消耗的能量。所以必須如此地擴展所述的電路裝置，使得要被終止的導線總是可以看到實數和恆定的終端電阻。於是可以將該電阻上的電壓降用於晶片內部的供電。
權利要求
1.用於經引腳給集成電路供電的電路裝置，其中所述的引腳(2；50)與所述集成電路上的施密特觸發器(9；60)相連，並被裝設用來配置所述的集成電路，其中，所述的集成電路具有用於供電的許多供電電壓(10，11；63，64)，其特徵在於所述的引腳(2；50)分別經一個開關(4；53)被連接到各自的供電電壓(10；63)上，並且通過由至少一個晶片內部控制信號(12；66)進行控制的控制電路(6-8；57-59)來接通或關斷所述的開關(4，5；53，54)。
2.如權利要求1所述的電路裝置，其特徵在於由所述的控制電路(8；57-59)分別經驅動電路(6，7；57，58)來接通或關斷所述的開關(4，5；53，54)，其中所述驅動電路(6，7；57，58)的輸入端與所述的引腳(2)相連。
3.如權利要求2所述的電路裝置，其特徵在於所述驅動電路(6，7；57，58)的輸出端經電阻(R)與供電電壓(10，11；63，64)之一相連。
4.如權利要求2或3之一所述的電路裝置，其特徵在於所述的開關(4，5；53，54)被實施為功率電晶體。
5.如權利要求1～4之一所述的電路裝置，其特徵在於所述的集成電路具有第一供電電壓(10；63)和第二供電電壓(11；64)以及第一開關(4；53)和第二開關(5；54)，其中第一開關(4；53)把所述的引腳(2；50)與所述的第一供電電壓(10；63)相連，而第二開關(5；54)把所述的引腳(2；50)與所述的第二供電電壓相連。
6.如權利要求5所述的電路裝置，其特徵在於所述的引腳(50)通過第三電晶體(51)的負載段和第四電晶體(52)的負載段被連接到所述的第一供電電壓(63)或第二供電電壓(64)上，其中所述第三電晶體(51)的控制端與所述的第一供電電壓(63)相連，所述第四電晶體(52)的控制端與所述的第二供電電壓(64)相連。
7.如權利要求6或7之一所述的電路裝置，其特徵在於所述的第一和第二電晶體(53-54)被實施為MOS電晶體。
8.如權利要求6或7之一所述的電路裝置，其特徵在於所述的第一和第二電晶體(53-54)被實施為雙極電晶體。
9.用於經引腳(2；50)供電和配置集成電路的方法，其中在所述的引腳(2；50)上存在一個電壓，其特徵在於裝設一種如權利要求1所述的電路裝置，以便經集成電路上的引腳給該集成電路供電，而且該電壓既被用來配置所述的集成電路，又被用來給該集成電路供電。
全文摘要
本發明涉及一種用於經引腳給集成電路供電的電路裝置,其中所述的引腳與所述集成電路上的施密特觸發器相連,並被裝設用來配置所述的集成電路,其中,所述的集成電路具有用於供電的許多供電電壓。根據本發明,所述的引腳分別經一個開關被連接到各自的供電電壓上,並且通過由至少一個晶片內部控制信號進行控制的控制電路來接通或關斷所述的開關。
文檔編號H01L27/04GK1369137SQ00811285
公開日2002年9月11日 申請日期2000年8月4日 優先權日1999年8月4日
發明者H·柯克霍夫 申請人:因芬尼昂技術股份公司