Y多路復用器分割方案的製作方法

2023-09-18 09:59:15

專利名稱：Y多路復用器分割方案的製作方法
技術領域：
本發明涉及一種半導體集成電路裝置，且更明確地說，涉及併入有多個列解碼器連 接的存儲器電路。
背景技術：
在圖i中，現有技術位選擇電路包括各組織為八個位的多個地址字節。半導體存儲 器晶片通常將存儲器陣列組織為行和列。每一行存儲器陣列元件共用通常稱為字線的連接。每一列存儲器陣列元件共用通常稱為位線(B7、 B6、……、BO)的連接。存儲器單 元處的字線和位線的特定相交用於提供對單元的讀取和寫入能力。通常，八個位線組織 為一個字節，從而提供常規大小的分組，以用於處置存儲器陣列內的數據。來自存儲器陣列的每一位線通過通過柵極電晶體連接到陣列外部的外圍邏輯。圖1 包含位選擇多路復用器("mux")內含有的八個通過柵極電晶體(僅展示三個)。在存儲 器讀取操作期間，通過y解碼器輸出信號啟用將同一字節的八個位線連接到外圍邏輯的 八個通過柵極(例如，解碼器信號Y0啟用BYTE 0)。當讀取數據的後續八位時，由另 一 y解碼器信號啟用連接相鄰字節的八個位線的八個通過柵極(即，解碼器信號Yl啟用 BYTE1)。耦合到解碼器信號(Y0、 Yl、……、Y127)的通過柵極電晶體總稱為y多路 復用器或y-mux。由y-mux傳遞的位線信號在被傳遞到位選擇多路復用器之前以有組織的樣式連接。 來自字節0……127的所有BO位連接到全局位線GBL0。類似地，來自字節0……127的 所有B1位連接到全局位線GBL1。其餘位線重複類似的連接。位選擇多路復用器在感測 期間一次選擇一個全局位線，且將選定的位線耦合到讀出放大器SA。然而，現有技術位選擇多路復用器在存儲器大小增加時會有缺陷。具體來說，當存 儲器頁中的字節數目(也稱為存儲器頁大小)增加時，連接到全局位線的通過柵極的數 目增加。這增加了全局位線上的電負荷，進而減慢讀出放大器SA的感測速度。因此， 需要一種方式來連續地增加存儲器頁中的字節數目，同時卻不增加位線上的電負荷，進 而維持讀出放大器的感測速度。
發明內容
本發明將存儲器陣列劃分為若干部分，在示範性實施例中，劃分為下部頁部分和上 部頁部分。每一存儲器頁定址存儲器字節的總數的一半，進而減少存儲器頁內的全局位 線的長度。單獨的存儲器頁多路復用器用於下部和上部存儲器頁，其中每一多路復用器 耦合到共同的讀出放大器。在操作中，每一頁部分存在一個位選擇mux。舉例來說，僅下部位選擇mux或上部 位選擇mux中的一者操作以選擇位線並在給定時間將所述位線耦合到讀出放大器。通過 以此方式操作，並在任何給定時間僅允許一個多路復用器耦合位線信號，與下部存儲器 頁相關聯的讀取操作不會幹涉與上部存儲器頁相關聯的讀取操作。所屬領域的技術人員 將認識到，當將頁分離為兩個部分時，下部和上部全局位線的長度僅為圖1的現有技術 中的全局位線的長度的一半。因此，全局位線展現出現有技術的全局位線的電負荷的一 半。本發明的減少的全局位線長度和負荷產生相稱較高速度的操作。


圖1是現有技術中已知的位選擇電路的示意圖。圖2是根據本發明的示範性實施例的位選擇電路的示意圖。
具體實施方式
參看圖2，位選擇電路200的示範性實施例包括下部存儲器頁部分210和上部存儲 器頁部分250。下部頁y-mux部分212包括下部存儲器頁部分210的地址字節BYTE0到 BYTE63,從而提供總共64個經定址的字節，上部頁y-mux部分252包括上部存儲器頁 部分250的地址字節BYTE64到BYTE127，從而提供上部頁中總共64個地址字節，及 考慮組合的下部和上部存儲器頁的總共128個地址字節。地址字節BYTE0到BYTE127 中的每一者包括八個位線B0到B7。熟練的技術人員將了解，圖2中所使用的表示法是 通用的，且將進一步認識到，(例如)地址BYTEO的位線BO與地址BYTE1的位線BO 不同並分離。下部頁y-mux部分212中的通過柵極電晶體將包括地址字節BYTEO到BYTE63的 位線耦合到包括下部全局位線LGBLO到LGBL7的下部全局位線群組214。包括BYTEO 到BYTE63的BO位線耦合到下部全局位線LGBLO。包括BYTEO到BYTE63的Bl位線 耦合到下部全局位線LGBL1。對BYTEO到BYTE63中的其餘位線重複類似的耦合。上部頁y-mux部分252中的通過柵極電晶體將包括地址字節BYTE64到BYTE127 的位線耦合到包括上部全局位線UGBLO到UGBL7的上部全局位線群組254。包括BYTE64到BYTE127的BO位線耦合到上部全局位線UGBLO。包括BYTE64 到BYTE127的Bl位線耦合到上部全局位線UGBL1。對BYTE64到BYTE127中的其餘 位線重複類似的耦合。下部全局位線群組214通過下部位選擇mux 216耦合到讀出放大器201。下部位選 擇mux216包含八個mux電晶體，每一電晶體使八個下部位選擇控制信號中的一者耦合 到電晶體的柵極端子。下部全局位線LGBL0通過與下部位選擇控制信號LBS0相關聯的 電晶體而耦合到讀出放大器201。下部全局位線LGBL1通過與下部位選擇控制信號LBS1 相關聯的電晶體而耦合到讀出放大器201。其餘的下部全局位線LGBL2……LGBL7以類 似方式耦合。上部全局位線群組254通過上部位選擇mux 256耦合到讀出放大器201。上部位選 擇mux 256包含八個mux電晶體，每一電晶體使八個上部位選擇控制信號中的一者耦合 到電晶體的柵極端子。上部全局位線UGBLO通過與上部位選擇控制信號UBSO相關聯的 電晶體而耦合到讀出放大器201。上部全局位線UGBL1通過與上部位選擇控制信號UBS1 相關聯的電晶體而耦合到讀出放大器201。其餘的上部全局位線UGBL2……UGBL7以類 似方式耦合。在操作中，僅下部位選擇mux 216和上部位選擇mux 256中的一者操作以選擇位線， 並在給定時間將位線耦合到讀出放大器201。通過操作以在任何給定時間僅允許一個多 路復用器耦合位線信號，與下部存儲器頁部分210相關聯的讀取操作不會干擾與上部存 儲器頁部分250相關聯的讀取操作。熟練的技術人員將認識到，上文描述的下部和上部全局位線的長度為圖1的現有技 術中的全局位線的長度的一半，且因此僅展現出現有技術的全局位線的電負荷的一半。 本發明的減少的全局位線長度和負荷產生讀出放大器201的較高速度的操作。在以上說明中，已參考本發明的特定實施例描述了本發明。然而，將顯而易見的是， 在不脫離所附權利要求書中陳述的本發明的更廣泛的精神和範圍的情況下，可對所述特 定實施例作出各種修改和改變。舉例來說，在示範性實施例中，按照具有組合的總共為 128個定址字節的上部和下部存儲器頁來呈現存儲器頁的劃分。然而，其它具有不同的 頁大小的實施例也是可以的。如果需要較大的存儲器頁大小，那麼可通過重複上文所述 的分割方案來限制與特定的位選擇mux相關聯的字節數目，而將全局位線負荷維持在某 一恆定值以下。此外，可能使少於八個的位與單個位選擇mux相關聯，以便進一步減小 負荷影響。如果需要更大的讀出放大器速度，那麼可能需要每一位選擇mux與少於八個 字節相關聯。因此，應在說明性而不是限制性意義上看待本說明書和圖式。
權利要求
1.一種電子電路，其包括存儲器電路，所述存儲器電路具有組織為行和列的存儲器單元陣列，所述存儲器電路進一步包括讀出放大器，其具有讀出放大器輸入和讀出放大器輸出；第一位選擇多路復用器和第二位選擇多路復用器，所述第一位選擇多路復用器和所述第二位選擇多路復用器經配置以將多個第一頁全局位線和多個第二頁全局位線中的一者耦合到所述讀出放大器輸入；多個第一頁位地址線，所述多個第一頁位線經組織以能夠訪問多個第一頁數據字節位置，所述多個第一頁數據字節位置中的每一者具有數目與所述多個第一頁全局位線的數目相等的唯一第一頁位地址線；多個第二頁位地址線，所述多個第二頁位線經組織以能夠訪問多個第二頁數據字節位置，所述多個第二頁數據字節位置中的每一者具有數目與所述多個第二頁全局位線的數目相等的唯一第二頁位地址線；第一頁列多路復用器，其經配置以將所述多個第一頁數據字節位置中的一者耦合到所述多個第一頁全局位線中的一者，使得包括所述被耦合的第一頁數據字節位置的所述多個第一頁位地址線中的每一者耦合到所述多個第一頁全局位線中的一者；以及第二頁列多路復用器，其經配置以將所述多個第二頁數據字節位置中的一者耦合到所述多個第二頁全局位線中的一者，使得包括所述被耦合的第二頁數據字節位置的所述多個第二頁位地址線中的每一者耦合到所述多個第二頁全局位線中的一者。
2. 根據權利要求1所述的電子電路，其中所述多個第一頁數據全局位線對八個第一頁全局位線進行編號，且所述多個第二 頁全局位線對八個第二頁全局位線進行編號；所述多個第一頁數據字節位置對64個第一頁數據字節位置進行編號，且所述多 個第二頁數據字節位置對64個第二頁數據字節位置進行編號。
3. 根據權利要求l所述的電子電路，其中所述第一位選擇多路復用器和所述第二位選擇多路復用器進一步包括NMOS晶 體管；且所述第一頁列多路復用器和所述第二頁列多路復用器進一步包括NMOS電晶體。
4. 一種用於劃分並操作多路復用器電路的方法，所述方法包括 將存儲器陣列再分為多個頁部分，所述多個頁部分中的每一者具有經組織以用於 訪問數據字節位置的多個列位線；向每一存儲器頁部分提供唯一列位線多路復用器、唯一位選擇多路復用器和唯一 一組存儲器頁全局位線；以及通過使用所述列位線多路復用器將至少一個存儲器頁部分的特定數據字節位置 耦合到所述存儲器頁全局位線，且至多啟用所述位選擇多路復用器中的一者將至多 一個存儲器頁全局位線耦合到讀出放大器輸入而讀取所述存儲器。
5. —種電子電路，其包括存儲器電路，所述存儲器電路具有組織為行和列的存儲器單元陣列，所述列進一 步被組織為頁部分，所述存儲器電路進一步包括讀出放大器，其具有讀出放大器 輸入和讀出放大器輸出；和多個位選擇多路復用器，所述位選擇多路復用器經配置 以將多個頁部分全局位線中的一者耦合到所述讀出放大器輸入；多個列地址線，其包括每一頁部分，所述多個列地址線經組織以能夠訪問多個頁 部分數據字節位置，所述多個頁部分數據字節位置中的每一者具有數目與所述多個 頁部分全局位線的數目相等的唯一列地址線；以及多個列多路復用器，其經配置以將所述多個頁部分數據字節位置中的一者耦合到 所述多個頁部分全局位線中的一者，使得包括所述被耦合的頁部分數據字節位置的 所述多個列地址線中的每一者耦合到所述多個頁部分全局位線中的一者。
6. 根據權利要求5所述的電子電路，其中所述多個頁部分包括下部存儲器頁和上部存儲器頁；所述多個位選擇多路復用器包括下部位選擇多路復用器和上部位選擇多路復用器；所述頁部分數據字節位置包括八個列地址線；所述多個列多路復用器包括下部頁列多路復用器和上部頁列多路復用器；且 所述頁部分全局位線包括下部全局位線和上部全局位線。
7. —種設備，其包括存儲構件，其用於接受二進位數據，所述存儲構件被組織為行和列； 放大構件，其用於接受輸入信號並提供輸出信號；第一位選擇構件和第二位選擇構件，其用於選擇多個第一頁全局位線信號中的一 者以及多個第二頁全局位線信號中的一者作為到達所述放大構件的輸入信號； 第一頁字節定址構件，其用於選擇多個第一頁字節位置中的一者，所述多個第一 頁字節位置傳達數目與所述多個第一頁全局位線的數目相等的唯一第一頁位列信 號；第二頁字節定址構件，其用於選擇多個第二頁字節位置中的一者，所述多個第二 頁字節位置傳達數目與所述多個第二頁全局位線的數目相等的唯一第二頁位列信 號；第一頁列多路復用器構件，其用於將所述多個第一頁字節位置中的一者耦合到所 述多個第一頁全局位線信號，使得所述唯一第一頁列信號中的每一者耦合到所述多 個第一頁全局位線信號中的一者；以及第二頁列多路復用器構件，其用於將所述多個第二頁字節位置中的一者耦合到所 述多個第二頁全局位線信號，使得所述唯一第二頁列信號中的每一者耦合到所述多 個第二頁全局位線信號中的一者。
全文摘要
一種在組織為頁部分(210、250)的存儲器中的多路復用器電路具有位選擇多路復用器(216、256)，所述位選擇多路復用器經配置以將多個頁部分全局位線(214、254)耦合到讀出放大器(201)輸入。組織為數據字節的多個列地址線包括每一頁部分。多個列多路復用器(212、252)將所述數據字節耦合到所述頁部分全局位線(214、254)，使得包括所述數據字節的所述地址線的每一者耦合到所述頁部分全局位線(214、254)中的一者。
文檔編號G11C7/10GK101151676SQ200680010517
公開日2008年3月26日 申請日期2006年3月8日 優先權日2005年4月8日
發明者孫晉書, 明·V·勒, 王立琦, 菲利普·S·額 申請人:愛特梅爾公司