半導體設備的矽化的製作方法
2023-11-30 13:37:11 1
半導體設備的矽化的製作方法
【專利摘要】本發明涉及半導體設備的矽化，提供一種用於執行柵極電極的矽化的方法，其包括：在同一個半導體基板上形成半導體設備以及具有被帽蓋層覆蓋的第一柵極電極的第一電晶體，形成有機平坦化層(OPL)於該第一電晶體及該半導體設備上，回蝕刻該OPL使得該OPL的上表面位準低於該帽蓋層的上表面位準，形成覆蓋該半導體設備而不覆蓋該第一電晶體的掩模層，在該經回蝕刻的OPL及該掩模層存在時移除該帽蓋層，以及執行該第一柵極電極的矽化。
【專利說明】半導體設備的矽化
【技術領域】
[0001]本揭示內容大體有關於積體電路及半導體設備的領域，且更特別的是有關於在整合形成各種半導體設備的背景下，矽化半導體設備的元件，例如，電晶體設備的柵極電極。
【背景技術】
[0002]先進積體電路(例如，CPU、儲存裝置、ASIC (特殊應用積體電路)及其類似者)的製造要求根據指定的電路布局在給定的晶片區上形成大量的電路元件，在各種各樣的電子電路中，場效電晶體為一種重要的電路元件，其實質決定積體電路的效能。一般而言，目前實施多種製程技術用來形成場效電晶體，其中，就許多類型的多種複雜電路而言，MOS技術是目前最有前景的方法之一，因為由操作速度及/或耗電量及/或成本效率來看，它具有優越的特性。在使用MOS技術製造複雜的積體電路期間，會在包含結晶半導體層的基板上形成數百萬個電晶體，例如，N型通道電晶體與P型通道電晶體。
[0003]不論是考慮N型通道電晶體還是P型通道電晶體，場效電晶體通常包含所謂的PN接面，其由被稱作漏極及源極區域的重度摻雜區域與輕度摻雜或無摻雜區域(例如，配置於重度摻雜區域之間的通道區域)的介面形成。在場效電晶體中，形成於該通道區域附近以及由細薄絕緣層而與該通道區隔開的柵極電極可用來控制通道區域的導電率，亦即，導電通道的驅動電流能力。在因施加適當的控制電壓至柵極電極而形成導電通道時，該通道區域的導電率主要取決於摻雜物濃度、電荷載子的遷移率(mobility)、以及對於在電晶體寬度方向有給定延伸部份的通道區，取決於源極區與漏極區之間的距離，此一距離也被稱作通道長度。因此，結合在施加控制電壓至柵極電極時可在絕緣層下迅速建立導電通道的性能，通道區的導電率實質影響MOS電晶體的效能。因此，由於建立通道的速度(其取決於柵極電極的導電率)以及通道電阻率實質決定電晶體特性，故而縮放通道長度為增加積體電路操作速度的主要設計準則。
[0004]在精密的電晶體元件中，多個特徵最終決定電晶體的整體效能，其中這些因子的複雜相互作用可能難以評估而可觀察到給定基本電晶體組構有各種效能變動。例如，藉由提供金屬矽化物於其中以便減少整體片電阻及接觸電阻率，可增加基於摻雜矽的半導體區域的導電率。例如，漏極/源極區可接受金屬矽化物，例如鎳矽化物、鎳鉬矽化物等等，藉此減少在漏極/源極端子與中間通道區之間的導電路徑的整體串聯電阻。同樣，金屬矽化物通常可形成於柵極電極中，它可包含多晶矽材料，藉此增強導電率從而減少訊號傳播延遲。雖然增加金屬矽化物在柵極電極中的數量本身以減少其整體電阻而言為可取，然而向下實質完全矽化或矽化多晶矽材料至柵極電介質材料以調整對應電晶體元件的臨界電壓而言為不可取。因此，最好維持摻雜多晶矽材料有一定部份與柵極電介質材料直接接觸以便在通道區中提供定義良好的電子特性，以便避免由部份柵極電極內的實質完全矽化造成的顯著閾值變動。
[0005]另一方面，在一些被積極縮小而通道長度約有10至20納米或更小的電晶體元件中，包含所謂高k電介質柵極絕緣層及用作柵極電極的一或更多金屬層的柵極結構已被實作成可提供比以前傳統二氧化矽/多晶矽柵極結構組構大幅增強的操作特性。
[0006]原則上，有兩種用於形成有高k/金屬柵極(HK/MG)結構的平面或3D電晶體的習知加工方法:(I)所謂「柵極後制(gate last)」或「取代柵極」技術；以及(2)所謂「柵極先制(gate first)」技術。在取代柵極技術中，最初形成所謂「虛擬」或犧牲柵極結構，然後在執行許多製程操作(例如，形成摻雜源極/漏極區，執行退火製程以修理離子植入製程所造成的基板損傷以及活化植入的摻雜物材料)以形成設備時留在原地。在方法流程的某一點時，移除犧牲柵極結構以界定柵極空腔，在此形成設備的最終HK/MG柵極結構。一般而言，使用「柵極先制」技術涉及在基板上形成材料層的堆迭，其中該材料堆迭包含高k柵極絕緣層、一或更多金屬層、一層多晶矽及保護帽蓋層，例如，氮化矽。之後，執行一或更多蝕刻製程以圖案化材料堆迭，從而界定電晶體設備的基本柵極結構。
[0007]習知柵極後制加工的例子圖示於圖1。在圖示加工階段中，半導體設備包括被帽蓋層2覆蓋的取代柵極1，帽蓋層2已用來圖案化形成取代柵極I的層。帽蓋層2可為氮化物層，例如。在取代柵極的側面形成側壁間隔體3。形成鄰接側壁間隔體3的源極/漏極區4。接下來，在結構之上形成層間電介質(ILD) 5,以及在平面回研磨(planar back polishing)後，產生圖示於圖1中倒數第二個素描的結構。隨後，可移除取代柵極I以及可形成高k層6及柵極電極7於側壁間隔體3之間。
[0008]習知柵極先制加工的例子圖示於圖2。在基板上形成材料層的堆迭，其中原則上，該材料堆迭可包含高k柵極隔離層、一或更多金屬層、一層多晶矽、以及保護帽蓋層，例如，氮化矽。執行一或更多蝕刻製程以圖案化該材料堆迭從而界定電晶體設備的基本柵極結構。如圖2的上圖所示，該柵極結構包括柵極電極10、帽蓋層12及側壁間隔體13。該結構可包括高k柵極隔離層(未圖示)，以及柵極電極10可包括一或更多金屬層及一層多晶矽。在圖案化柵極後，形成保護帽蓋層12及間隔體13以保護柵極結構不受後續加工操作影響。在嵌入SiGe順序的背景下，可實行離子植入以便形成源極/漏極區。隨後，必須移除保護帽蓋層12藉此在柵極電極10的多晶矽柵極材料中可形成金屬矽化物區16以藉此減少它的接觸電阻。原則上，在結構上可沉積一層相對薄的二氧化矽以便在移除柵極帽蓋層12時保護側壁間隔體13。在移除帽蓋層12後，執行產生柵極的金屬矽化物區16和矽化源極/漏極區14的矽化。
[0009]需要重點注意的是，通常電晶體設備的形成為各種設備(例如，電晶體、熔線、電阻器等等)的整體整合加工的一部份。例如，圖2也圖示必須用由光刻及蝕刻製程形成的保護(矽化塊)層15防止矽化的另一半導體設備18，例如，多晶矽電阻器。
[0010]不過，在圖示於圖1的柵極後制加工中，帽蓋層必須用研磨製程移除。結果，形成於共用熔線整合中的矽化熔線的形成不可能，反而必須形成貫孔或金屬熔線，這會使最終所得半導體設備的整體成形複雜化。
[0011]另一方面，在圖示於圖2的柵極先制加工中，將會移除帽蓋層以便保證柵極矽化。不過，必須用與柵極電極類似的方式並列地形成未矽化的其他設備，例如多晶矽電阻器。因此，在移除帽蓋層12以便允許矽化柵極後，在電阻器結構18上方必須形成另一保護層15，從而使整體加工複雜化。
[0012]鑑於上述情形，本揭示內容提供數種技術用於在整合形成半導體設備的背景下允許矽化一些設備而不矽化其他設備，從而不需要複雜的整體加工。
【發明內容】
[0013]為供基本理解本發明的一些態樣，提出以下簡化的總結。此總結並非本發明的窮舉式總覽。它不是想要識別本發明的關鍵或重要元件或者是描繪本發明的範疇。唯一的目的是要以簡要的形式提出一些概念作為以下更詳細的說明的前言。
[0014]一種用於矽化柵極電極(在柵極先制加工內)的示意方法包括:(a)在同一個半導體基板上形成半導體設備以及具有被帽蓋層覆蓋的第一柵極電極的第一電晶體；(b)形成有機平坦化層(OPL)於該第一電晶體及該半導體設備上；(c)回蝕刻該OPL使得該OPL的上表面位準低於該帽蓋層的上表面位準(該帽蓋層的上表面為自由表面，而該帽蓋層的下表面與該第一柵極電極接觸)；(d)形成覆蓋該半導體設備而不覆蓋該第一電晶體的掩模層；(e)在該經回蝕刻的OPL及該掩模層存在時，移除該帽蓋層；以及(f)執行該第一柵極電極的娃化。應注意，該第一電晶體也可包括高k柵極電介質。該第一柵極電極可包括一或更多金屬層與多晶矽層。
[0015]也提供一種方法，其包含下列步驟:(a)在同一個半導體基板上形成半導體設備與包含被帽蓋層覆蓋的含多晶娃層(layer comprising polysilicon)的第一結構；(b)形成有機平坦化層(OPL)於該第一結構及該半導體設備上；(c)回蝕刻該OPL使得該OPL的上表面位準低於該帽蓋層的上表面位準；(d)形成覆蓋該半導體設備及暴露該第一結構的掩模層；(e)在該經回蝕刻的OPL及該掩模層存在時移除該帽蓋層；以及(f)執行矽化步驟。
[0016]在矽化步驟後，可由該第一結構形成矽化多晶矽熔線。或者，在移除該帽蓋層之後以及在矽化之前，該含多晶矽層可被移除並且被柵極電極取代。在此情形下，柵極電極(及對應的源極/漏極區)的矽化是在柵極後制加工的背景下達成。藉此，可提供用於製造積體電路的方法。
【專利附圖】
【附圖說明】
[0017]參考以下結合附圖的說明可明白本揭示內容，其中類似的元件以相同的元件符號表不。
[0018]圖1圖示根據先前技術用於柵極後制加工的方法；
[0019]圖2圖示根據先前技術用於柵極先制加工的方法；
[0020]圖3圖示用於在整合形成半導體設備背景下形成矽化多晶矽熔線的方法；
[0021]圖4根據本發明的一實施例圖示用於柵極後制加工的方法；以及
[0022]圖5根據本發明的一實施例圖示用於柵極先制加工的方法。
[0023]儘管本發明容許各種修改及替代形式，但本文仍以附圖為例圖示幾個本發明的特定具體實施例且詳述其中的細節。不過，應了解本文所描述的特定具體實施例不是想要把本發明限定成本文所揭示的特定形式，反而是，本發明是要涵蓋落在如權利要求所界定的本發明精神及範疇內的所有修改、等價及替代性陳述。
[0024]符號說明
[0025]I 取代柵極
[0026]2 帽蓋層
[0027]3 側壁間隔體
[0028]4源極/漏極區
[0029]5層間電介質(ILD)
[0030]6高 k 層
[0031]7柵極電極
[0032]10柵極電極
[0033]12帽蓋層
[0034]13側壁間隔體
[0035]14矽化源極/漏極區
[0036]15保護(矽化塊)層
[0037]16金屬矽化物區
[0038]17NA
[0039]18附加半導體設備
[0040]101柵極電極
[0041]102帽蓋層
[0042]103側壁間隔體
[0043]104有機平坦化層(OPL)
[0044]105另一半導體設備
[0045]106圖案化掩模層
[0046]107矽化多晶矽熔線
[0047]108矽化源極/漏極區
[0048]201柵極電極
[0049]202帽蓋層
[0050]203側壁間隔體
[0051]204OPL
[0052]205第二結構
[0053]205電晶體設備
[0054]206圖案化掩模層
[0055]207矽化柵極電極
[0056]208矽化源極/漏極區。
【具體實施方式】
[0057]以下描述本發明的各種示範具體實施例。為了清楚說明，本專利說明書沒有描述實際具體實作的所有特徵。當然，應了解，在開發任一此類的實際具體實施例時，必需做許多與具體實作有關的決策以達成開發人員的特定目標，例如遵循與系統相關及商務有關的限制，這些都會隨著每一個具體實作而有所不同。此外，應了解，此類開發既複雜又花時間，但對於本技藝一般技術人員在閱讀本揭示內容後，仍將會是例行工作。
[0058]此時以參照附圖來描述本揭示內容。示意圖示於附圖的各種結構、系統及裝置僅供解釋以及避免熟諳此藝者所習知的細節混淆本揭示內容。儘管如此，仍納入附圖用來描述及解釋本揭示內容的示範實施例。應使用與相關技藝技術人員所熟悉的意思一致的方式理解及解釋用於本文的字彙及片語。本文沒有特別定義的用語或片語(亦即，與熟諳此藝者所理解的普通或慣用意思不同的定義)是想要用用語或片語的一致用法來暗示。在這個意義上，希望用語或片語具有特定的意思時(亦即，不同於熟諳此藝者所理解的意思)，則會在本專利說明書中以直接明白地提供特定定義的方式清楚地陳述用於該用語或片語的特定定義。
[0059]熟諳此藝者在讀完本申請書後會立即明白，本發明方法可應用於各種技術，例如NM0S、PM0S、CM0S等等，以及可輕易應用至各種設備，包括但不限於邏輯設備、記憶體設備等坐寸ο
[0060]本揭示內容在各種半導體設備的整合成形內提供用於矽化柵極電極的方法。特別是，所提供的方法都允許矽化及非矽化柵極在同一個加工方案期間的形成而且複雜度低於先前技術。該等方法包括柵極後制及柵極先制加工。
[0061]此時用圖3描述矽化多晶矽熔線在製造半導體設備的整合方案內的形成。圖3圖示與在圖1頂端的視圖類似的半制品。該半制品包括被帽蓋層102覆蓋的「柵極」101。帽蓋層102可為氮化物層，例如。帽蓋層102的厚度可在5至15納米之間。在「柵極」101兩側形成側壁間隔體103。「柵極」 101最終功能的選擇在此加工階段保持開放，因此，此實施例用引號標示該用語。
[0062]該結構形成於可包括半導體層的半導體基板上，該半導體層可由任何適當半導體材料構成，例如矽、矽/鍺、矽/碳、其他I1-VI或II1-V族半導體化合物及其類似者。該半導體層可含有大量矽，因為有可用性增強及過去數十年經開發公認有效的製程技術，在基於娃的量產中可形成高集成密度(high integrat1n density)的半導體設備。不過，可使用任何適當半導體材料，例如，含有其他等電子數成分(iso-electronic component)的娃基材料，例如鍺、碳及其類似者。該半導體基板可為矽基板，特別是，單晶矽基板。其他材料可用來形成半導體基板，例如，鍺、娃/鍺、磷酸鎵(gallium phosphate)、砷化鎵等等。此夕卜，該基板可定義絕緣體上覆矽(SOI)組構。
[0063]圖示於圖3的結構另外包含附加半導體設備105。該半導體基板可包括數個植入區供用於源極/漏極區，例如，取決於實際所需的最終組構。
[0064]附加半導體設備105可為電晶體，例如，NFET或PFET。有機平坦化層(OPL) 104形成於包含「柵極」101的結構及另一半導體設備105 二者上。在形成後，回蝕刻OPL 104，使得OPL 104的上表面位準低於帽蓋層102的上表面(不與「柵極」101接觸的自由表面)位準。藉此，平整化(level)柵極形貌。OPL 104可包括旋塗碳(spin-on-carbon)。OPL的一些特別實施例為ODL (可購自Shin-etsu Chemical有限公司)以及被稱為NFC的頂塗組成物(可購自 Japan Synthetic Rubber)。例如，OPL 104 可為一層可購自Cheil Chemical 有限公司的CHM701B，可購自JSR公司的HM8006及HM8014，以及可購自Shin-etsu Chemical有限公司的0DL-102。OPL 104的形成可藉由執行旋塗製程，之後乾燥OPL材料。例如，OPL104的厚度可在100至900納米之間。
[0065]形成圖案化掩模層106以覆蓋附加半導體設備105以及暴露包含「柵極」 101、帽蓋層102及側壁間隔體103的結構。可提供圖案化掩模層106例如作為光阻塗層(photoresist coating)。在用經適當賦形的掩模曝光光阻塗層以及蝕刻經曝光的光阻塗層後，產生圖案化掩模層106。在回蝕刻OPL 104及改變蝕刻化學後，執行蝕刻及/或平面回研磨(planar back polishing)用以移除帽蓋層102。帽蓋層102可用溼或幹蝕刻法移除。保護帽蓋層102的移除可包括具有積極侵蝕性而蝕穿大部份保護帽蓋層102的主蝕刻製程，接著是沒有積極侵蝕性的過蝕刻製程(over-etch process)。只移除在圖案化掩模層106所暴露的區域中的帽蓋層102 (硬掩模)。
[0066]隨後，如圖3底所示，剝除圖案化掩模層106及剩餘OPL 104。應注意，可在單一處理室中實行帽蓋層102、圖案化掩模層106及OPL 104的移除而不從該室移出晶圓以便加速整體加工及避免汙染。
[0067]在移除圖案化掩模層106及剩餘OPL 104後，實行矽化製程。金屬矽化物區的形成可基於耐火金屬，例如鎳、鉬及其類似者，其可沉積以及藉由執行適當的熱處理轉變成金屬矽化物，例如，以快速熱退火的形式。之後，基於公認有效的選擇性蝕刻技術可移除任何未反應金屬，其中在此如有必要，可添加額外熱處理用於穩定化整體特性。在該矽化製程期間，間隔體結構103能可靠地覆蓋「柵極」 101的側壁，藉此避免顯著的金屬包覆，從而可實現矽化製程的可控性及一致性的增強。例如，該矽化製程可導致形成矽化多晶矽熔線107。此外，該矽化製程可產生電晶體設備105的矽化源極/漏極區108 (在此情形下，源極/漏極極植入已在形成圖案化掩模層106之前用半導體設備105的帽蓋層及側壁間隔體作為植入掩模來執行)。因此，提供用於形成電晶體設備105及矽化多晶矽熔線107的綜合又簡單的製造方案。
[0068]圖4圖示基於柵極後制加工的整合製造方案的另一實施例。根據此實施例，形成兩個電晶體設備於半導體基板上。這兩個電晶體設備可設計成為N-通道或P型通道電晶體，它們中之一或兩者可設計成為P型通道電晶體而另一個可設計成為N型通道電晶體。在沉積OPL 104及圖案化掩模層106之前，形成鄰接側壁間隔體103的源極/漏極區108以及電晶體105的側壁間隔體。在回蝕刻OPL 104後，產生與圖4所示類似的組構。不過，為了形成基於(取代)柵極101的電晶體設備，強制形成鄰接側壁間隔體103的源極/漏極區。如果打算形成矽化熔線(參考圖3)，不需要此一源極/漏極區形成物，不過，在整合整體加工期間可能產生。
[0069]從圖示於圖4中間的組構開始，移除圖案化掩模層106及剩餘0PL104以便執行矽化製程。原則上，在用最終柵極的材料取代取代柵極101之前或之後，可執行矽化。例如，移除取代柵極101，以及形成換取取代柵極101的高k層6及電極層7 (包括數個金屬層及一多晶矽層，例如)。之後，執行矽化以實現矽化柵極6及矽化源極/漏極區108。例如，NiSi為優良矽化製程候選物，因為它有低電阻率、低成形溫度、低矽消耗量以及大穩定加工溫度窗P。
[0070]圖5圖示包含柵極先制加工(無取代柵極)的本發明實施例。在半導體基板上形成包括柵極201、帽蓋層202及側壁間隔體203的第一結構。帽蓋層202可為氮化物層，例如。帽蓋層102的厚度可在5至15納米之間。柵極201可包括高k電介質柵極絕緣層與一或更多金屬層，以及一多晶矽層。該半導體基板可包括半導體層，該半導體層可由任何適當半導體材料構成，例如矽、矽/鍺、矽/碳、其他I1-VI或II1-V族半導體化合物及其類似者。該半導體層可含有大量矽，因為有可用性增強及過去數十年經開發公認有效的製程技術，在基於矽的量產中可形成高集成密度的半導體設備。不過，可使用任何適當半導體材料，例如，含有其他等電子數成分的矽基材料，例如鍺、碳及其類似者。該半導體基板可為矽基板，特別是，單晶矽基板。其他材料可用來形成半導體基板，例如，鍺、矽/鍺、磷酸鎵、砷化嫁等等。此外，該基板可定乂 SOI組構。
[0071]此外，在基板上形成第二結構205，例如，電晶體設備。第一及第二結構可為由多個類似結構組成的個別群組實施例。可形成鄰接第一及第二結構的側壁間隔體203的源極/漏極區。在嵌入SiGe順序的背景下，可實行離子植入以便形成該源極區及該漏極區，例如。OPL 204已形成於這兩個結構上面以及經回蝕刻成OPL 204的上表面位準低於帽蓋層202的上表面位準。與圖示於圖3的實施例類似，形成圖案化掩模層206以覆蓋第二結構205及暴露包含柵極201、帽蓋層202及側壁間隔體203的第一結構。可提供圖案化掩模層206例如作為光阻塗層。在用經適當賦形的掩模曝光光阻塗層以及蝕刻經曝光的光阻塗層後，產生圖案化掩模層206。
[0072]接下來，在OPL 204存在的情形下，移除在沒有被掩模層206覆蓋的區域中的帽蓋層202以及保護經形成與第一及第二結構的側壁間隔體鄰接的源極/漏極區。
[0073]在移除圖案化掩模層206及剩餘(經回蝕刻)OPL 204後，實行矽化製程。金屬矽化物區207及208的形成可基於耐火金屬，例如鎳、鉬及其類似者，其可沉積以及藉由執行適當的熱處理轉變成金屬矽化物，例如，以快速熱退火的形式。之後，基於公認有效的選擇性蝕刻技術可移除任何未反應金屬，其中在此如有必要，可添加額外熱處理用於穩定化整體特性。在該矽化製程期間，間隔體結構203能可靠地覆蓋柵極201的側壁，藉此避免顯著的金屬包覆，從而可實現矽化製程的可控性及一致性的增強。
[0074]該矽化製程產生矽化柵極電極207及矽化源極/漏極區208。第二結構205的柵極電極藉由在第一結構的帽蓋層202移除製程期間不被移除的自有帽蓋層而防止矽化。因此，提供用於形成例如包含矽化柵極電極207的電晶體設備及無矽化柵極電極的電晶體設備205的綜合又簡單的製造方案。該等電晶體的典型通道長度可小於100納米，例如，約50納米。
[0075]結果，本揭示內容提供利用矽化加工的半導體設備製造技術。特別是，所提供的製造技術包括柵極後制或者是柵極先制加工。在整體整合加工步驟的有效順序內，實現特定結構的娃化，同時保持其他結構不娃化。
[0076]以上所揭示的特定具體實施例均僅供圖解說明，因為熟諳此藝者在受益於本文的教導後顯然可以不同但等價的方式來修改及實施本發明。例如，可用不同的順序完成以上所提出的製程步驟。此外，除非在權利要求有提及，不希望本發明受限於本文所示的構造或設計的細節。因此，顯然可改變或修改以上所揭示的特定具體實施例而所有此類變體都被認為仍然是在本發明的範疇與精神內。因此，本文提出權利要求尋求保護。
【權利要求】
1.一種用於執行柵極電極的娃化的方法，包括: 在同一個半導體基板上形成半導體設備以及具有被帽蓋層覆蓋的第一柵極電極的第一電晶體； 形成有機平坦化層(OPL)於該第一電晶體及該半導體設備上； 回蝕刻該有機平坦化層，使得該有機平坦化層的上表面位準低於該帽蓋層的上表面位準； 形成覆蓋該半導體設備及暴露該第一電晶體的掩模層； 在該經回蝕刻的有機平坦化層及該掩模層存在時，移除該帽蓋層；以及 執行該第一柵極電極的娃化。
2.根據權利要求1所述的方法，其中，該半導體設備為包含第二柵極電極以及防止該第二柵極電極在該第一柵極電極的矽化期間矽化的第二帽蓋層的第二電晶體。
3.根據權利要求1所述的方法，其中，該半導體設備為電阻器設備。
4.根據權利要求1所述的方法，更包括:形成該第一電晶體的源極/漏極區，以及其中，在該第一柵極電極的矽化期間，亦矽化該第一電晶體的該源極區及該漏極區。
5.根據權利要求1所述的方法，更包括:在執行該第一柵極電極的矽化之前，移除該掩模層及該經回蝕刻的有機平坦化層。
6.根據權利要求5所述的方法，其中，回蝕刻該有機平坦化層、移除該保護帽蓋層、移除該經回蝕刻的有機平坦化層及該掩模層的步驟都在單一處理室中執行而不從該單一處理室移出該半導體基板。
7.根據權利要求1所述的方法，其中，形成該掩模層包括:形成光阻塗層於該經回蝕刻的有機平坦化層、該第一電晶體及該半導體設備上，以及圖案化該光阻塗層，以暴露該第一電晶體。
8.一種方法，包括: 在同一個半導體基板上形成半導體設備與包含被帽蓋層覆蓋的含多晶矽層的第一結構； 形成有機平坦化層(OPL)於該第一結構及該半導體設備上； 回蝕刻該有機平坦化層，使得該有機平坦化層的上表面位準低於該帽蓋層的上表面位準； 形成覆蓋該半導體設備及暴露該第一結構的掩模層； 在該經回蝕刻的有機平坦化層及該掩模層存在時，移除該帽蓋層；以及 執行矽化步驟。
9.根據權利要求8所述的方法，其中，藉由執行該矽化步驟，矽化該含多晶矽層，藉此形成矽化多晶矽熔線。
10.根據權利要求8所述的方法，其中，該含多晶矽層為取代柵極，以及更包括在移除該帽蓋層後以柵極電極取代該取代柵極。
11.根據權利要求10所述的方法，其中，該第一結構包括鄰接該含多晶矽層的側壁間隔體，以及執行該矽化步驟包括矽化該柵極電極及經形成與該等側壁間隔體鄰接的源極/漏極區。
12.根據權利要求8所述的方法，更包括在執行該矽化步驟之前，移除該掩模層及該經回蝕刻的有機平坦化層。
13.根據權利要求12所述的方法，其中，回蝕刻該有機平坦化層、移除該保護帽蓋層、移除該經回蝕刻的有機平坦化層及該掩模層的步驟都在單一處理室中執行而不從該單一處理室移出該半導體基板。
14.根據權利要求8所述的方法，其中，形成該掩模層包括形成光阻塗層於該經回蝕刻的有機平坦化層、該第一結構及該半導體設備上，以及圖案化該光阻塗層，以暴露該第一結構。
15.根據權利要求8所述的方法，其中，該半導體設備為包含第二柵極電極及防止該第二柵極電極在該矽化步驟期間矽化的第二帽蓋層的電晶體。
16.根據權利要求8所述的方法，其中，該半導體設備為電阻器設備。
【文檔編號】H01L21/28GK104425232SQ201410454065
【公開日】2015年3月18日 申請日期:2014年9月5日 優先權日:2013年9月9日
【發明者】R·博施克, S·弗萊克豪斯基, M·凱斯勒 申請人:格羅方德半導體公司