具有動態VIO移位保護的雙比較器電路的製作方法
2024-03-03 11:51:15 2
本發明涉及金屬氧化物半導體(MOS)差分對，及包含一或多個MOS差分對的比較器，以及來自所述比較器的電路和裝置。
背景技術：
模擬電壓比較器(比較器)廣泛用於構建包含MOS電晶體的差分對的具有輸入級的電子電路中的方塊，其被設計成彼此緊密配合。例如，比較器為用於無線及超大規模集成(VLSI)系統、模擬/混合IC、模/數轉換器(ADC's)及數/模轉換器(DAC's)的基本模/數接口元件。
比較器可為將一個輸入上的信號電壓(VIN)與其另一輸入上的參考電壓(接地)進行比較的開環裝置，其在信號電平中的一個大於另一個時產生為邏輯1或0的數字輸出。比較器的外部引腳包含具有非反相輸入(+)、反相輸入(-)的差分對，且比較器通常還包含輸出引腳。在一些應用中，比較器為被配置成施密特觸發器的閉環裝置，其為具有通過將正反饋應用於比較器的非反相輸入來實施的滯後作用的比較器電路。
在諸如針對ADC的多種應用的操作期間，比較器經歷可包含大輸入電壓(VIN)電平信號的動態信號。在常規MOS比較器中，MOS電晶體的輸入差分對的臨限電壓(Vt)限制了比較器的輸入電壓範圍。如果差分對包含NMOS電晶體，那麼輸入電壓範圍的下限為NMOS電晶體的臨限電壓(Vt)。如果差分對使用PMOS電晶體，那麼輸入電壓範圍的上限為VDD減去PMOS電晶體的Vt。
技術實現要素：
在描述的實例中，具有動態VIO移位保護的雙比較器電路包含：提供第一決定輸出(「outmain」)的第一比較器(「主比較器」)，所述主比較器包含主MOS差分對；以及提供第二決定輸出(「outaux」)的包含輔助MOS差分對的第二比較器(「輔助比較器」)。至少所述輔助比較器接收差分輸入電壓(Vin)且產生耦合至主比較器的啟用輸入的控制信號(「useaux」)。邏輯電路具有接收outaux及outmain的邏輯輸入，以及提供雙比較器電路的決定結果的邏輯輸出。
當|Vin|<預定電壓電平(PVL)時實施第一操作模式(OM)，其中useaux啟動主比較器，主比較器接收Vin，且主比較器提供雙比較器電路的決定結果。當|Vin|≥PVL時實施第二OM，其中通過至少一個開關防止主MOS差分對產生暫態VIO偏移(「受VIO移位保護」)，且輔助比較器提供雙比較器電路的決定結果。
附圖說明
圖1A為根據實例實施例的包含與邏輯電路一起均接收Vin的主比較器及輔助比較器的提供VIO移位保護的實例雙比較器電路的高級描繪，其中輔助比較器電路被配置成感測|Vin|≥PVL且作為回應將useaux信號發送至主比較器使得VIO移位保護主比較器及因此來自VIO移位的雙比較器電路。
圖1B為根據實例實施例的包含針對圖1A的邏輯電路的特別實現的圖1A的實例雙比較器電路的高級描繪。
圖1C描繪了根據實例實施例的公開的雙比較器電路的雙模式操作，所述雙模式操作包含：當|Vin|小於(<)PVL時使用的第一OM，其中主比較器電路提供雙比較器電路的決定輸出，且輔助比較器電路不提供雙比較器電路的決定輸出；以及當|Vin|≥PDL時使用的第二OM，其中輔助比較器電路提供雙比較器電路的決定輸出，且主比較器電路受VIO移位保護。
圖2A為包含提供在1:2(「useaux」＝高，開關關閉)至1:3(「useaux」＝低，開關打開)的鏡射比率之間實施實例切換的電流比較以提供滯後作用的電流比較方塊的實例輔助比較器。
圖2B展示根據實例實施例的通過進一步包含施密特觸發器的具有用於接收輸入的反相邏輯及用於產生outaux的另一邏輯的圖2A的輔助比較器實現的邏輯。
圖2C為根據實例實施例的進一步包含圖2B的用於產生outaux的邏輯的圖2A的輔助比較器的真值表。
圖3A描繪了對應於第二OM的主比較器中的關閉(切換)機構的操作，其中在所示的主比較器中的PMOS差分對電晶體的源之間打開開關以使得Vsgl＝Vsg2。
圖3B描繪了根據實例實施例的對應於第一OM的操作，其中關閉開關，以使得Vsg1-Vsg2＝Vin，且主比較器在打開狀態下主動地操作為常規比較器，其中主比較器提供雙比較器電路的決定結果，輔助比較器不提供雙比較器電路的決定結果。
圖4A為根據實例實施例的包含具有動態VIO移位保護的公開的雙比較器電路的模/數轉換器(ADC)的框圖描繪。
圖4B為根據實例實施例的包含圖4A的ADC的實例微控制器單元(MCU)的框圖描繪。
具體實施方式
對於使用顯著差分應用輸入電壓電平操作的金屬氧化物半導體(MOS)差分對，可引起暫態臨限電壓(Vth)移位效應，尤其針對獲得較快切換率通常所需的細線(小几何形狀)MOS電路裝置。具體地，在對應差分對電晶體之間的PMOS電晶體的MOS電晶體柵極到源極電壓及NMOS電晶體的柵極到漏極電壓的差可導致一個MOS電晶體相對於另一個的Vt移位(ΔVt)。ΔVt可成為需要匹配差分對的MOS差分對的問題，其為多種模擬電路中的基本構建方塊，包含在其輸入級中具有至少一個差分對的每一比較器電路。
例如，如果比較器的輸入級中的差分對暴露於相對較大的應用差分輸入信號，諸如≥100mV或數百mV(尤其在相對較長的時間範圍(例如，≥10ms)內)，那麼所得ΔVt可導致數mV的比較器的輸入失調電壓(VIO)移位。因此，需要設計一種電路及方法以減少此動態VIO效應的後果。否則，使用細線MOS裝置的精密比較器可能為不可能的，而使得包含比較器的電路可能不能夠提供所需精密水平。例如，對於12位模/數轉換器(ADC)，最低有效位(LSB)可能僅為300μV至400μV，其相較幾毫伏的常規比較器的預期動態VIO移位在水平上可能顯著更低。
輔助比較器可被配置成確定|Vin|是否≥PVL(描述如下)，其是在使得useaux電平為邏輯高或低的邏輯中實現。替代地，輔助比較器可使用其它電路以確定|Vin|是否≥PVL。還可能使用除輔助比較器或主比較器之外的電路來確定|Vin|是否≥PVL，這是因為此功能可由外部電路提供，以使得輔助比較器電路將從外部電路接收|Vin|是否≥PVL的確定。
由公開的雙比較器電路提供的VIO移位保護至少減少(或消除)主MOS差分對中的對應MOS電晶體之間的高電位節點至柵極電壓的差。因此，實例實施例使得主比較器能夠經歷低動態VIO移位(或漂移)以支持在領域內對於低量值(Vin<PVL)可靠地用作精密比較器，以使得公開的雙比較器電路在需要時繼續提供精密操作。
圖1A為根據實例實施例的包含被配置成與邏輯電路150一起接收Vin的主比較器110及輔助比較器120的具有VIO移位保護的實例雙比較器電路100的高級描繪。輔助比較器120被配置成感測|Vin|是否≥PVL且將useaux(控制)信號發送給反映此情況的主比較器110。使用可由useaux信號控制的展示為116的至少一個開關，主比較器110的主MOS差分對111受VIO移位保護，因此雙比較器電路100免受VIO移位。
主比較器110包含主MOS差分對111以及展示為具有反相的「en」的啟用輸入。主比較器110的輸出展示為outmain 112。主比較器110展示被配置成限制與關聯的主差分輸入級相關聯的主MOS差分對111中的VIO移位的產生的開關116。圖3A及圖3B(描述如下)提供開關116的實施例。
輔助比較器120包含輔助MOS差分對121，其中輔助比較器120被配置成接收Vin且在其控制輸出122處產生第二決定輸出(outaux)以及在耦合至主比較器110的反相en輸入的輔助輸出123處產生useaux。描述與邏輯電路150結合的Useaux用於控制主比較器110何時提供雙比較器電路100的決定結果(第一OM)以及主比較器110何時受VIO移位保護(第二OM)，其中輔助比較器120替代地提供雙比較器電路100的決定結果。如上所述，受VIO移位保護是指在一些設置中受保護的主MOS差分對111，包含自Vin引發VIO移位的開關116，其中主比較器110不提供雙比較器電路100的決定結果。
主MOS差分對111及輔助MOS差分對121的MOS差分對可為PMOS差分對或NMOS差分對。替代地，MOS差分對可包含如果需要軌對軌操作那麼NMOS/PMOS裝置平行的互補金屬氧化物半導體(CMOS)差分對。
雙比較器電路100展示為形成於襯底105中及其上的單塊集成電路(IC)，諸如包含襯底(包含主體矽)的矽或主體矽襯底上的矽epi。襯底105通常還可包含其它材料，諸如除包含鍺的矽以外的基本半導體。襯底105通常還可包含複合半導體，諸如碳化矽、砷化鎵、砷化銦或磷化銦。此外，襯底105通常還可包含合金半導體，諸如鍺化矽、鍺化矽碳化物、磷化鎵砷及磷化銦鎵。
邏輯電路150(圖1A)包含分別接收outaux 123及outmain 112的邏輯輸入151及152，且具有產生複合輸出(compout)的輸出154，所述輸出154為雙比較器電路100的決定輸出。多種邏輯電路可實現此功能，諸如和/或門，或其它類型的邏輯門，諸如「與非」/「或非」。
圖1B為根據實例實施例的實例雙比較器電路100'的高級描繪，所述雙比較器電路為圖1A的雙比較器電路100且展示作為邏輯電路150'的邏輯電路的特別實現。邏輯電路150'包含經耦合以接收useaux及outaux的「與」門125、經耦合以接收useaux及outmain(當由useaux啟用時)的「與」門130以及經耦合以接收outmain(當由useaux啟用時)及outaux(當由useaux啟用時)的「或」門135。Compout在「或」門135的輸出處，其為雙比較器電路100的決定輸出。
當|Vin|<PVL時使用第一OM，且當|Vin|≥PVL時使用第二OM。在一個實例實施例中，PVL為50mV。如下所述，可通過輔助比較器120的電路設計中使用的鏡射比率來設定PVL。例如，見下文描述的圖2A中的outp電路151及outn電路152中的電流鏡，其為可切換至1:3的比率1:2。在室溫下，1:2的電流比率導致近似40mV的PVL。相比而言，在1:3的鏡射比率處，PVL近似為60mV以確保某一滯後作用。
PVL通常為進程值。PVL值將隨過程變化、溫度及其它因素輕微變化。額定PVL值通常不重要。實施電路的PVL通常僅需要提供相對較小及較低電壓範圍Vin，其與控制信號(useaux)一起產生標記(見圖2A的outp節點151a及outn節點152a)，其指示Vin是否在特定預定電壓範圍內。僅當|Vin|<PVL時，主比較器110中的至少一個開關116限制主比較器110專門用於雙比較器電路的決定輸出。
圖1C描繪了公開的雙比較器電路的實例雙模式操作，其中當|Vin|<PVL時使用第一OM，且其中展示主比較器110為「作用的」，這是因為其提供雙比較器電路100的決定結果，且輔助比較器未提供雙比較器電路100的決定結果。當|Vin|≥PVL時使用第二OM，其中展示輔助比較器120為「作用的」，這是因為其提供雙比較器電路100的決定結果，且主比較器110的主MOS差分對111受VIO移位保護且不提供雙比較器電路100的決定結果。
儘管在|Vin|≥PVL時展示第二OM，但用於決定是否進入第二OM(其中主比較器110的MOS差分對111受VIO移位保護)的負Vin電平及正Vin電平不需要相同，但當不對稱電路用於產生PVL時通常相同，如由下文描述的圖2A的輔助比較器200提供。公開的實施例通常起預期的作用，只要主比較器110的MOS差分對111不暴露於足以產生主MOS差分對111的MOS裝置之間的柵極至源極(PMOS)或柵極至漏極(NMOS)的差的Vin電平，前提是其持續時間導致VIO移位。
圖2A為根據實例實施例的實例輔助比較器200，其包含電流比較電路210，所述電流比較電路210提供具有顯示為在1:2至1:3的鏡射比率之間切換的實例滯後作用的電流比較。當Vin越過及重新越過臨限區域時，比較器傾向於以具有甚至少量疊加噪音的低輸入頻率(緩慢改變的Vin信號)產生多個輸出轉換。這在大多數應用中是不可接受的，但引入滯後作用通常可對其進行處理。
通過將鏡射比率從1:2切換至1:3來定義圖2A的滯後作用，且反之亦然。然而，還可使用不同鏡射比率來實施公開的雙比較器的滯後作用。此外，可通過常規正反饋來提供滯後作用。
輔助MOS差分對121包含分別耦合至包含NMOS電晶體141、142、143及144的電流鏡140的在差分(漏極)電流Id1及Id2下操作的PMOS電晶體126、127。展示PMOS電晶體126、127的源極通過電流源Ibias-dn 170偏壓。展示跨越耦合至PMOS電晶體127的柵極的inp(+)應用Vin，且inn(-)耦合至PMOS電晶體126的柵極。如上所述，MOS差分對還可實現為NMOS電晶體及CMOS電晶體。輔助MOS差分對121響應於Vin產生差分電流Id1及Id2。
在操作中，輔助MOS差分對121可在≥4至6倍Vt(在室溫下＝kT/q，約等於26mV)的Vin電平下基本上完全地將偏壓電流ibias_dn 170切換至Id1或至Id2。例如，Id2/Id1針對在30℃下近似50mV的Vin為約2:1，針對下文提供的Id1及Id2的方程式計算：
例如，Id2/Id1針對在30℃下近似50mV的Vin為約2:1。
電流比較電路210由outn電路152及outp電路151提供，outn電路152包含耦合至在Id2下操作的(電流鏡140的)NMOS 141的漏極的outn節點152a，outp電路151包含耦合至在Id1下操作的(電流鏡140的)NMOS 144的漏極的outp節點151a。圖2A的outn節點152a及outp節點151a還展示於下文描述的圖2B中及圖2C(真值表)中。
電流比較電路210為可操作的以在輔助MOS差分對121中將電流Id1與2x Id2或Id2與2x Idl進行比較。在控制輸出122(useaux)處與PMOS裝置156相關聯的柵極及在控制輸出122(useaux)處與PMOS裝置158相關聯的柵極充當將鏡射比率從1:2(當控制輸出122電壓/輸入至柵極useaux＝高，其關閉PMOS裝置156及158)切換至1:3(當輸入至柵極useaux＝低，其打開PMOS裝置156及158)的開關。
電流鏡射比率為1:2或1:3，其中圖2A的原理使用單位電晶體面積的倍數以實現所需鏡射比率。可(根據useaux信號的狀態以定義滯後作用)將圖2A中的鏡射比率1:2改變為不同鏡射比率，諸如以實現更高鏡射比率(例如，1:3)以提供範圍交叉點上的給定滯後作用。
outp節點151a及outn節點152a處的兩個標記由輔助比較器200產生，其指示Vin是否在特定預定電壓範圍內，諸如在至少一個實施例中近似±50mV的PVL範圍。在一個實施例中，可通過使鏡射比率為用戶可配置的來使設定PVL的鏡射比率為可編程的。例如，受控的開關可用於添加PVL可編程性。
圖2B展示通過進一步包含用於與施密特觸發器171及172一起產生outaux的邏輯的圖2A的輔助比較器200實現的邏輯260'，其中視情況包含反相作為用於「幹擾」電路的標準安全措施。圖2B的Outaux未展示於圖2A中，這是因為outaux由在圖2B中示出為反相器182及「與」門184的邏輯產生。圖2B中至邏輯260'的輸入由在圖2A的outn節點152a及outp節點151a處的信號提供，其分別耦合至施密特觸發器171及172(使用反相)。圖2B中的outaux及useaux從outn節點152a處的信號電平及outp節點151a處的信號電平導出為邏輯組合。
邏輯功能實施輔助比較器200連同施密特觸發器171及172(使用反相)及在圖2B中示出為反相器182及「與」門184的outaux產生邏輯展示於下文描述的圖2C的真值表中。然而，除圖2A及圖2B中所示之外的邏輯的多種其它實施可實現為諸如矽的半導體材料。
邏輯260'包含反相器181、182及185以及「與」門183及184。反相器185的輸出對應於提供useaux的控制輸出122。「與」門184的輸出對應於提供outaux的節點123。邏輯260'可通過其它邏輯(諸如通過「與非」門及反相器)實現，因此其將通常取決於所採用的CMOS工藝的性能和條件。
圖2C為進一步包含圖2B的用於產生outaux的包含反相器182及「與」門184的邏輯的圖2A的輔助比較器200的真值表。outn節點152a及outp節點151a的電平為輸入變量(這些信號由輔助比較器200產生提供)，且outaux(在輔助輸出123處)及useaux(在控制輸出122處)為輸出變量。例如，展示PVL為50mV。針對Vin-50mV且50mV(相對較大|Vin|)，outn＝0，outp＝1，useaux＝l且outaux＝l。由於useaux較高，使用第二OM，其中輔助比較器120提供雙比較器電路100的決定結果，且主比較器110的主MOS差分對111又受VIO移位保護且不提供雙比較器電路100的決定結果。
為了防止主比較器110的主MOS差分對111在電路操作期間暴露於較大量值Vin，一個相對簡單的設置包含與下文示出為111a及111b的主MOS差分對111的對應輸入柵極串聯的開關。然而，此設置可能存在的缺點可為當開關改變其切換狀態時的動態行為。如果輸入柵極包含通常針對MOS柵極較高(例如，>毫歐範圍)的寄生電阻，那麼顯著的電壓尖脈衝水平為可能的，這是因為寄生電阻產生於開關的電荷注入，釋放注入的電荷花費相當長的時間。因此，這有時可能干擾由公開的雙比較器呈現的決定結果。
為了解決存在的電壓尖脈衝問題，本文公開了一種新的切換方案。即使在當主比較器110不用於雙比較器的決定結果的第二OM中，保持主MOS差分對111的MOS電晶體111a及111b的輸入柵極與Vin連接。實際上，主MOS差分對111在為主比較器110的PMOS的源極(及在NMOS的情況下為漏極)的另外共同高側節點處的其偏壓電流連接處打開。
可為基本傳輸柵極的開關116可採用圖2C的真值表中定義的useaux信號。在主比較器110的此受VIO移位保護的狀態中，相同電流(Id1及Id2)在其主MOS差分對111中的其MOS電晶體中的兩者中流動。因此，MOS電晶體111a及111b的柵極到源極電壓將為相同的，且兩個MOS裝置將見證相同偏壓條件，以使得其對應的Vth移位將為相同的。因此，主MOS差分對111的VIO將基本上不變化。由於在這些MOS電晶體111a及111b的柵極連接中未發生切換，因此大大減少了由於電荷注入的暫態電壓尖脈衝。
圖3A描繪了根據實例實施例的響應於相對較大|Vin|(諸如主比較器110中的實例關閉機構的|Vin|≥50mV)的第二OM操作。在圖示主比較器110中的主MOS差分對111的MOS電晶體111a及111b的源極之間打開開關116以使得Vsgl＝Vsg2。如上所述，開關116可為基本傳輸柵極，其中在圖2C的真值表定義的useaux信號＝l可用於關閉(打開)PMOS開關。相反邏輯可與NMOS開關一起使用。此條件對應於第二OM，其中輔助比較器120提供雙比較器電路100的決定結果，且主比較器110受VIO移位保護，且不提供雙比較器電路的決定結果。
圖3B描繪了對應於第一OM的實例雙比較器操作，其中關閉開關116，以使得Vsg1-Vsg2＝Vin，且主比較器110在打開狀態下作為常規比較器主動地操作，其中主比較器110提供雙比較器電路100的決定結果，且輔助比較器120不提供雙比較器電路100的決定結果。實施為PMOS開關的開關116可為接收在圖2C的真值表中定義的useaux信號＝0的基本傳輸柵極，其用於打開(關閉)PMOS開關。
公開的實施例的優點包含比較器的精確性升高，以允許精密比較器在較大|Vin|電平下可靠地操作而不管暫態Vth移位如何，且僅有適中的額外電路負荷。還提供時間連續操作。
多種電路可得益於具有動態VIO移位保護的公開的雙比較器。例如，脈衝寬度測量(PWM)電路、窗口比較電路、數據雙削波器電路、單觸發電路、多諧振蕩器(方波輸出)電路、多諧振蕩器(斜坡波輸出)電路、電容電壓二倍器電路、PWM產生器電路、PWM高電流驅動電路、Δ-ΣADC電路、電平移位器電路以及包含反相器的邏輯電路、「與」/「與非」門、「或」/「或非」門、「異或」/「同或」門及設置/重設置觸發器。
圖4A為根據實例實施例的包含具有動態VIO移位保護的公開雙比較器電路100的實例模/數轉換器(ADC)400的框圖描繪。ADC 400還包含數/模轉換器(DAC)410、採樣與保持(S/H)電路415以及逐次逼近寄存器(SAR)420。雙比較器電路100的輸出(compout)耦合至SAR 420的輸入，且SAR 420為ADC 400產生轉換結束(EOC)輸出。公開的雙比較器電路應用於其它ADC拓撲。
圖4B為根據實例實施例的包含圖4A的ADC的實例MCU 450的框圖描繪。儘管未圖示，但MCU 450通常包含其它集成電路模塊，例如USB控制器和收發器。MCU 450包含第一非易失性程序存儲器272、易失性數據存儲器273、數字I/O(接口)274、中央處理單元(CPU)275以及時鐘(或計時器)276。MCU 450還包含數字數據總線278及地址總線279。公開的雙比較器電路應用於其它MCU拓撲。
在所描述的實施例中可能進行修改，且其它實施例在權利要求的範圍內為可能的。