自動獲取最大電壓源的電路的製作方法

2023-05-24 18:25:51 1

專利名稱：：自動獲取最大電壓源的電路的製作方法
技術領域：
：本發明涉及集成電路領域，尤其涉及有多個電壓源供電的集成電路中自動獲取最大電壓源的電路。
背景技術：
：—般的半導體集成電路都用一個電源供電。然而在有些特殊的半導體集成電路中，可能需要兩個或多個適合該電路的電源來供電，而這兩個或多個電源的電壓在一些情況下並不是固定不變的，其大小會發生相對的變化。比如，在以電源V1和電源V2同時供電的某一集成電路中，在一些時間裡電源電壓VI大於V2，在另一些時間裡VI小於V2，而其他時間裡V1等於V2。而在這些半導體集成電路中，有些電路要求在任意的時間裡，都儘可能的用最高的電源來供電，否則電路會出現一些故障而影響電路的正常的工作，這就要求設計一種在任意時間總是能自動地把多個電源中的具有最大電壓的電源挑選出來並自動輸出給後續電路供電的電路。
發明內容本發明的目的就是當半導體集成電路有多個電壓源供電時，提供一種能自動獲取最大電壓源的電路，並將該最大電壓源自動輸出的電路，以保證後續電路的正常工作。為實現上述目的，本發明提出如下技術方案一種自動獲取最大電壓源的電路，該電路包括第一電晶體(Mpl)和第二電晶體(Mp2)，比較器模塊，第一控制模塊(Mpl控制)及第二控制模塊(Mp2控制)，以及第一電壓源(VI)和第二電壓源(V2);比較器模塊的兩輸入端分別與第一電壓源(VI)和第二電壓源(V2)相接，輸出端與第一控制模塊(Mpl控制)及第二控制模塊(Mp2控制)相接；比較器模塊根據比較出的第一電壓源(VI)和第二電壓源(V2)的大小，通過第一控制模塊(Mpl控制)及第二控制模塊(Mp2控制)的控制使得第一電晶體(Mpl)和第二電晶體(Mp2)中的其中之一完全導通，從而將第一電壓源(VI)和第二電壓源(V2)中電壓較大者進行輸出。其中，所述第一電晶體(Mpl)和第二電晶體(Mp2)的漏極分別與第一電壓源(VI)和第二電壓源(V2)相接，其源極與輸出電壓(Vout)相接，柵極分別與所述第一控制模塊(Mpl控制)及第二控制模塊(Mp2控制)相接。所述第一控制模塊的輸入電壓分別為第一電壓源(VI)和輸出電壓(Vout)，第二控制模塊的輸入電壓分別為第二電壓源(V2)和輸出電壓(Vout)。當第一電壓源(VI)的電壓大於第二電壓源(V2)的電壓時，第一電晶體(Mpl)完全導通，第二電晶體(Mp2)完全關斷，輸出電壓(Vout)為第一電壓源(VI)的電壓。當第一電壓源(VI)的電壓等於第二電壓源(V2)的電壓時，第一電晶體(Mpl)和第二電晶體(Mp2)中的兩者之一完全導通。所述比較器模塊包括第三電晶體(Mp3)和第四電晶體(Mp4)，該第三電晶體(Mp3)和第四電晶體(Mp4)的源極分別與第一電壓源(VI)和第二電壓源(V2)相接，漏極分別與第一電流源(II)和第二電流源(12)相接，兩柵極相接到一起後與其中之一漏極相接，另一漏極則為比較器的輸出。所述第一電晶體(Mpl)和第二電晶體(Mp2)均為PM0S管。所述第一電晶體(Mpl)和第二電晶體(Mp2)的寬長比滿足當其中任意一個導通時，第一電壓源(VI)和第二電壓源(V2)中電壓較大者減去該電晶體的電壓降後能滿足輸出電壓(Vout)的要求。所述電路還包括第三電壓源，該第三電壓源的電壓與所述第一電壓源及第二電壓源中的電壓較大者再進行依次類推的比較後將電壓最大的進行輸出。本發明還提出了另一種自動獲取最大電壓源的電路，該電路包括第一電晶體(Mpl)和第二電晶體(Mp2)，第一電壓源(VI)和第二電壓源(V2);第一電晶體(Mpl)的漏極分別與第一電壓源(VI)和第二電晶體(Mp2)的柵極相接，第二電晶體(Mp2)漏極分別與第二電壓源(V2)和第一電晶體(Mpl)的柵極相接，第一電晶體(Mpl)和第二電晶體(Mp2)的源極與輸出電壓(Vout)相接。其中，所述第一電晶體(Mpl)和第二電晶體(Mp2)均為PM0S管。所述第一電壓源(VI)和第二電壓源(V2)間的電壓差大於PMOS管的門檻電壓(Vt)。本發明所揭示的自動獲取最大電壓源的電路，滿足了具有多個電源供電的半導體集成電路需要始終將最大的電源電壓進行輸出的需求，保證了該類電路的正常工作。圖1為本發明第一實施例的電路示意圖；圖2為本發明第二實施例的電路示意圖；圖3為本發明第二實施例中比較器的電路示意圖；圖4為本發明第一實施例及第二實施例輸出電壓及流過體二極體的電流的仿真結果示意圖。具體實施例方式如圖l所示，為本發明所揭示的自動獲取最大電壓源的電路的第一種實施方式，該電路包括兩個PM0S電晶體Mpl和Mp2，其中，第一電晶體Mpl的漏極與第一電壓源VI及第二晶體電晶體Mp2的柵極相接，第二電晶體Mp2的漏極與第二電壓源V2及第一電晶體Mpl的柵極相接，兩個電晶體Mpl和Mp2的源極又與輸出電壓Vout相接。當第一電壓源VI和第二電壓源V2間的電壓相差較大(即大於PM0S管的門檻電壓Vt)時，此時，輸出電壓Vout的電壓將總是與第一電壓源VI和第二電壓源V2中電壓較大的相一致，即當第一電壓源V1的電壓值大於第二電壓源V2的電壓值超過門檻電壓Vt時，輸出電壓Vout將為接近第一電壓源Vl的電壓值；當第二電壓源V1的電壓值大於第一電壓源V2的電壓值超過門檻電壓Vt時，輸出電壓Vout將為接近第二電壓源VI的電壓值，且在這種情況下，兩個PM0S電晶體Mpl和Mp2中總會有一個完全導通。其中，兩個PM0S電晶體Mpl和Mp2的寬長比W/L應該為當其中任意一個電晶體導通時，第一電壓源VI和第二電壓源V2中電壓較大者減去該PMOS管的電壓降落後能滿足輸出電壓Vout大小的需求。第一種實施方式的電路雖然能將第一電壓源VI和第二電壓源V2中的電壓較大者輸出給輸出電壓Vout，但這一電路只適用於兩個或多個電壓源間的電壓差大於一個PMOS管的門檻電壓Vt，且輸出電壓Vout輸出電流較小的場合。因為圖1中，如果第一電壓源VI與第二電壓源V2的電壓差不大於一個PMOS管的門檻電壓Vt時，兩個PMOS電晶體Mpl和Mp2將沒有一個完全導通，當其中的一個關斷時，另一PMOS管的體二極體會開通，而由於體二極體導通時的電壓降較大，所以，這種情況下的輸出電壓Vout會比第一電壓源VI和第二電壓源V2都小。且此時如果輸出電壓Vout在向其他電路提供大電流時，該電流將完全經由體二極體流動，對PMOS管而言，有引起鎖死(Latch-up)的危險。圖2為本發明所揭示的第二種實施方式，該電路包括PM0S管Mpl和Mp2，比較器模塊，以及Mpl控制模塊及Mp2控制模塊。第一PMOS管Mpl和第二PMOS管Mp2的漏極分別與第一電壓源VI和第二電壓源V2相接，柵極分別與Mpl控制模塊及Mp2控制模塊相接，而源極與輸出電壓Vout相接。比較器模塊的兩輸入端分別接第一電壓源Vl及第二電壓源V2，其輸出端與Mpl控制模塊及Mp2控制模塊相接，PM0S管Mpl和Mp2的寬長比的要求與第一實施例中的相同。Mpl控制模塊的電源輸入端為第一電壓源VI和輸出電壓Vout，Mp2控制模塊的電源輸入端為第二電壓源V2和輸出電壓Vout。Mpl控制模塊及Mp2控制模塊根據比較器模塊的輸出分別控制第一PM0S管Mpl和第二PM0S管Mp2的開通與關斷。當第一電壓源VI的電壓大於第二電壓源V2的電壓，即VI>V2時，通過比較器模塊的比較將電壓較大的第一電壓源VI選出，並使得Mpl控制模塊將第一PM0S管Mpl的柵極電壓拉到地，Mp2控制模塊將第二PM0S管Mp2的柵極電壓拉到最高，從而使得第一PM0S管Mpl完全導通，Mp2完全關斷，輸出電壓Vout為第一電壓源V1的電壓；當第一電壓源VI的電壓小於第二電壓源V2的電壓，即VI<V2時，則相反地使Mp2完全導通，Mpl完全關斷，輸出電壓Vout為第二電壓源V2的電壓；當第一電壓源VI的電壓等於第二電壓源V2的電壓，即VI=V2時，則通過電路的控制使得Mpl與Mp2兩者至少其中之一完全導通。由此可見，在該第二實施例所揭示的電路中，無論第一電壓源V1與第二電壓源V2的相對電壓的大小無論如何，第一PM0S管Mpl和第二PM0S管Mp2中與較大電壓相連者總能完全導通，而無需依靠體二極體的導通來輸出電流，也不受輸出電壓Vout端的輸出電流的大小限制，因此，其應用範圍更為廣泛。圖3是一比較器的電路示例圖。其中，電晶體Mp3和Mp4的源極分別連接第一電壓源V1與第二電壓源V2，當然也可通過電阻網絡間接連到V1和V2;漏極分別連到電流源II和12;Mp3和Mp4的柵極連在一起後，接在二者之一的漏極，而另一漏極為比較器的輸出。圖4所示為圖1所示的第一實施例及圖2所示的第二實施例的兩種電路的性能比較。圖中下部分為第一電壓源VI和第二電壓源V2隨時間的變化折線，其分別在2V與5V間變化，圖中的上部分為對應第一電壓源VI和第二電壓源V2的變化而流過體二極體的電流。由圖中可以看出，V1和V2在15us和25us時分別相交，流過體二極體的電流及輸出電壓Vout與輸入電壓VI和V2的關係比較如下表6tableseeoriginaldocumentpage7需要說明的是，圖2的電路輸出電壓Vout基本上等於輸入電壓VI和V2，只是在很短的時間裡(小於lus)輸出電壓Vout略小於輸入電壓Vl和V2，這是由於非理想開關引起的，在一般電路的應用中並不會造成任何影響，在高端的電路中，可以通過加大開關的速度予以消除。以上第一實施例及第二實施例所揭示的電路中，都是以電路具有兩個電壓源為例進行說明的，對於電路有兩個以上電壓源時，是通過將兩個輸入電壓比較的結果中的較大者再與第三個電壓源以同樣的方法進行比較，依次類推而得到最大的輸入電壓並進行輸出。本發明的技術內容及技術特徵已揭示如上，然而熟悉本領域的技術人員仍可能基於本發明的教示及揭示而作種種不背離本發明精神的替換及修飾，因此，本發明保護範圍應不限於實施例所揭示的內容，而應包括各種不背離本發明的替換及修飾，並為本專利申請權利要求所涵蓋。權利要求一種自動獲取最大電壓源的電路，其特徵在於該電路包括第一電晶體(Mp1)和第二電晶體(Mp2)，比較器模塊，第一控制模塊(Mp1控制)及第二控制模塊(Mp2控制)，以及第一電壓源(V1)和第二電壓源(V2)；比較器模塊的兩輸入端分別與第一電壓源(V1)和第二電壓源(V2)相接，輸出端與第一控制模塊(Mp1控制)及第二控制模塊(Mp2控制)相接；比較器模塊根據比較出的第一電壓源(V1)和第二電壓源(V2)的大小，通過第一控制模塊(Mp1控制)及第二控制模塊(Mp2控制)的控制使得第一電晶體(Mp1)和第二電晶體(Mp2)中的其中之一完全導通，從而將第一電壓源(V1)和第二電壓源(V2)中電壓較大者進行輸出。2.如權利要求l所述的自動獲取最大電壓源的電路，其特徵在於所述第一電晶體(Mpl)和第二電晶體(Mp2)的漏極分別與第一電壓源(VI)和第二電壓源(V2)相接，其源極與輸出電壓(Vout)相接，柵極分別與所述第一控制模塊(Mpl控制)及第二控制模塊(Mp2控制)相連接。3.如權利要求1所述的自動獲取最大電壓源的電路，其特徵在於所述第一控制模塊的輸入電壓分別為第一電壓源(VI)和輸出電壓(Vout)，第二控制模塊的輸入電壓分別為第二電壓源(V2)和輸出電壓(Vout)。4.如權利要求1至3任意一項所述的自動獲取最大電壓源的電路，其特徵在於當第一電壓源(VI)的電壓大於第二電壓源(V2)的電壓時，第一電晶體(Mpl)完全導通，第二電晶體(Mp2)完全關斷，輸出電壓(Vout)為第一電壓源(VI)的電壓。5.如權利要求1至3任意一項所述的自動獲取最大電壓源的電路，其特徵在於當第一電壓源(VI)的電壓等於第二電壓源(V2)的電壓時，第一電晶體(Mpl)和第二電晶體(Mp2)中的兩者之一完全導通。6.如權利要求l所述的自動獲取最大電壓源的電路，其特徵在於所述比較器模塊包括第三電晶體(Mp3)和第四電晶體(Mp4)，該第三電晶體(Mp3)和第四電晶體(Mp4)的源極分別與第一電源源(VI)和第二電壓源(V2)相接，漏極分別與第一電流源(II)和第二電流源(12)相接，兩柵極相接到一起後與其中之一漏極相接，另一漏極則為比較器的輸出。7.如權利要求1所述的自動獲取最大電壓源的電路，其特徵在於所述第一電晶體(Mpl)和第二電晶體(Mp2)均為PM0S管。8.如權利要求7所述的自動獲取最大電壓源的電路，其特徵在於所述第一電晶體(Mpl)和第二電晶體(Mp2)的寬長比滿足當其中任意一個電晶體導通時，第一電壓源(VI)和第二電壓源(V2)中電壓較大者減去該電晶體的電壓降後能滿足輸出電壓(Vout)的要求。9.如權利要求1所述的自動獲取最大電壓源的電路，其特徵在於所述電路還可包括第三電壓源，該第三電壓源的電壓與所述第一電壓源及第二電壓源中的電壓較大者再進行比較後將電壓最大的進行輸出。10.—種自動獲取最大電壓源的電路，其特徵在於該電路包括第一電晶體(Mpl)和第二電晶體(Mp2)，以及第一電壓源(VI)和第二電壓源(V2);第一電晶體(Mpl)的漏極分別與第一電壓源(VI)和第二電晶體(Mp2)的柵極相接，第二電晶體(Mp2)漏極分別與第二電壓源(V2)和第一電晶體(Mpl)的柵極相接，第一電晶體(Mpl)和第二電晶體(Mp2)的源極與輸出電壓(Vout)相接。11.如權利要求IO所述的自動獲取最大電壓源的電路，其特徵在於所述第一電晶體(Mpl)和第二電晶體(Mp2)均為PM0S管。12.如權利要求IO所述的自動獲取最大電壓源的電路，其特徵在於所述第一電壓源(VI)和第二電壓源(V2)間的電壓差大於PMOS管的門。全文摘要本發明揭示一種自動獲取最大電壓源的電路，該電路包括第一電晶體(Mp1)和第二電晶體(Mp2)，比較器模塊，第一控制模塊(Mp1)及第二控制模塊(Mp2)，以及第一電壓源(V1)和第二電壓源(V2)；比較器模塊的兩輸入端分別與第一電壓源(V1)和第二電壓源(V2)相接，輸出端與第一控制模塊(Mp1)及第二控制模塊(Mp2)相接，比較器模塊根據比較出的第一電壓源(V1)和第二電壓源(V2)的大小，通過第一控制模塊及第二控制模塊的控制使得第一電晶體和第二電晶體中的其中之一完全導通，從而始終將第一電壓源和第二電壓源中電壓較大者進行自動輸出，保證了後續電路的正常工作。文檔編號H02M1/08GK101728940SQ20091021716公開日2010年6月9日申請日期2009年12月31日優先權日2009年12月31日發明者杜坦,江石根,謝衛國申請人:蘇州市華芯微電子有限公司