延遲線結構的量測初始化路徑以及執行量測初始化的方法
2023-04-27 10:05:21
專利名稱：延遲線結構的量測初始化路徑以及執行量測初始化的方法
技術領域：
本發明涉及延遲線(delay line),特別涉及一種整合量測初始化路徑(measureinitialization path)的不具有離開樹(exit tree)的延遲線。
背景技術：
標準的動態隨機存取存儲器(Dynamic Random Access Memory, DRAM)需要依據相當精確的時脈時序(clock timing)來運作。多個內部產生的時脈信號(internallygenerated clock signal)用於執行動態隨機存取存儲器的多種操作,其中上述的多個內部信號是依據一外部時脈(external clock)來產生,而所述外部時脈被輸入到動態隨機存取存儲器晶片(chip)之中的一延遲線，並且被延遲了一預定時間。為了使動態隨機存取存儲器能夠正確地運作，所述多個內部(延遲)信號必須與所述外部信號(即，所述外部時脈)同步，換言之，上述兩種信號的上升沿(rise)及下降沿(fall)都必須對齊，因此，在所述延遲線中所延遲的所述預定時間必須被準確地決定。標準的延遲線包含彼此互相串接的多個延遲元件(例如，與非門(NAND gate))，其中每一延遲元件會使被傳遞的信號再增加一額外的延遲時間。為了輸出被延遲的信號，某些延遲線是包含一 多層離開樹(mult1-layer exit tree)架構,其中所述多層離開樹架構包含稱接於主延遲線(main delay line)(前向延遲線(forward delay line))的多個延遲級(stage)(其包含額外的延遲元件)。另外，增加上述的多層架構也表示會增加額外的邏輯門(gate)至前向延遲路徑(forward delay path),進而引發較嚴重的佔空比失真(DutyCycle Distortion)以及較高的電源靈敏度(Power Supply Sensitivity)。為了解決上述問題，另外有延遲線利用納入耦接於每一與非單元(NAND cell)(即，延遲元件)的共同進入點(common entry point)於其中，來將離開樹整合於延遲線之中，然而，此方法雖然解決了上述延遲線所引起的前向路徑延遲減少的問題，卻需要有龐大的負載以啟動所有的共同進入點，並且會引發另一佔空比及電源敏感度的節點問題(nodeissue)。利用將離開樹與延遲線合併，不僅可減少負載，另可降低佔空比失真以及電源敏感度。請參閱圖1，圖1是不具有離開樹的一延遲線的示意圖。如圖1所示，延遲線100包含具多對串聯的與非門的一中央鏈(central chain)、具多個串聯的與非門(耦接於與非門對(NAND pair)的一鏈)的一輸出線OutEven以及具多個串聯的與非門(耦接於與非門對的另一鏈)的一輸出線OutOdd。所述中央鏈自輸入線IN接收一信號、輸出線OutEven輸出一經延遲後的信號，以及輸出線OutOdd則輸出一經延遲後的信號。雖然上述兩輸出信號彼此之間互為延遲，但仍需要進行同步處理(例如，以正或負的靜態相位差(static phasedifference)來進行同步處理)，因此，對於延遲處理來說，上述兩輸出級能夠互相匹配是非常重要的。上述的延遲線架構的缺點是其不適用於快速量測初始化(fast measureinitialization)。量測初始化是一種利用建立每一級的延遲時間來將一延遲線設定為一正確延遲時間的技術，使得一初始起點(initial starting point)或最終離開點(final exit point)得以依據每一需要的延遲時間來被正確地選擇。當將一信號輸入到所述延遲線時，僅有最後一個離開點會被賦能，使得所述信號會經由所述延遲線之中所有可能的延遲級來傳遞，因此，輸入緩衝延遲(buffer delay)及輸出緩衝延遲均可被決定之，以及所述延遲線可被設定為具有一正確初始延遲時間以達成快速同步處理(fastsynchronization)。然而，圖1所示的系統僅可經由上述兩輸出緩衝級(buffer stage)的其中之一(即，輸出線OutOdd或輸出線OutEven)來傳遞信號,使得將所述延遲線正確地初始化(例如，採用二分查找(binary search))會需要較長的時間，因此，所述延遲線很容易遭受突波(glitch)的影響而可能造成執行錯誤。再者，如上所述，信號是擷取(tap)於兩輸出級(即，輸出線OutOdd及輸出線OutEven)，因此，若系統中的邏輯門並非完全相同時，輸出線OutOdd的信號及輸出線OutEven的信號可能會互為反相位(out of phase)。
發明內容
有鑑於此，本發明的目的在於提供一種不具有離開樹的延遲線，其可利用確認量測初始化路徑是否為實際信號路徑的真實呈現或者完全等於實際信號路徑，來支持量測初始化。依據本發明的實施例，其提供一種決定一延遲線結構的量測初始化的量測初始化路徑。所述量測初始化路徑包含一前向路徑、一第一輸出路徑以及一第二輸出路徑。所述前向路徑包含彼此互相串接的多個延遲級，其中每一延遲級包含至少一對並聯的與非門。所述第一輸出路徑耦接於所述前向路徑的一延遲級的至少一輸出，且包含多個延遲級，其中每一延遲級對應於所述前向路徑的一延遲級，並且包含一與非門。所述多個延遲級之中的至少一延遲級的一輸出向前饋入到所述前向路徑。所述第二輸出路徑耦接於所述前向路徑的一延遲級的至少一輸出，並且包含多個延遲級，其中每一延遲級對應於所述前向路徑的一延遲級，並且包含一與非門。所述多個延遲級之中的至少一延遲級的一輸出向前饋入到所述前向路徑。當一輸入信號經由所述量測初始化路徑來傳遞時，所述輸入信號會接連經由所述前向路徑的一延遲級、所述第一輸出路徑的一延遲級及所述第二輸出路徑的一延遲級來傳遞，以執行量測初始化 。在一第一實施例中，所述前向路徑之中除了一第一延遲級之外的每一延遲級還包含一多路復用器。所述多路復用器用來接收所述輸入信號以做為自所述第一輸出路徑及所述第二輸出路徑兩者其中之一輸出路徑的一先前延遲級所輸出的一輸出，並且選擇性地依據一第一控制信號以經由所對應的所述前向路徑的一延遲級的所述對並聯的與非門的其中之一與非門來傳遞所述輸入信號。當所述多個延遲級的其中之一延遲級的一多路復用器接收到一第二控制信號時，所述輸入信號會經由所對應的所述延遲級的所述對並聯的與非門的其中之另一與非門來傳遞。在一第二實施例中，專門用於量測的路徑並聯於一實際信號路徑。所述第一輸出路徑的每一延遲級對應於所述前向路徑的每一其它延遲級，以及所述第二輸出路徑的每一延遲級對應於所述前向路徑的每一其它延遲級，使得當所述輸入信號接連經由所述前向路徑的一延遲級、所述第一輸出路徑的一延遲級以及所述第二輸出路徑的一延遲級來傳遞時，所述輸入信號會經由所述第一輸出路徑及所述第二輸出路徑之中所有的延遲級來傳遞。在一第三實施例中，所述前向路徑之中除了一第一延遲級之外的每一延遲級還包含並聯於所述對並聯的與非門的一具有三個輸入的與非門。每一具有三個輸入的與非門用來接收所述輸入信號以做為自所述第一輸出路徑及所述第二輸出路徑兩者其中之一輸出路徑的一先前延遲級所輸出的一輸出。每一具有三個輸入的與非門依據一量測初始化賦能信號來接收所述輸入信號以做為一輸出，以及當每一第三與非門並未接收所述量測初始化賦能信號時，所述輸入信號會經由所對應的所述對並聯的與非門的其中之一與非門來傳遞。所述前向路徑之中的每一對並聯的與非門會接收一延遲邏輯信號及一離開賦能信號，以及所述輸入信號依據所對應的所述延遲邏輯信號及所述離開賦能信號以選擇性地經由每一對並聯的與非門的其中之一與非門來傳遞。所述量測初始化路徑還包含一移位寄存器及控制邏輯電路，其用以提供所述量測初始化賦能信號、所述延遲邏輯信號以及所述離開賦能信號。一種於一延遲線結構執行量測初始化的方法，包含:提供包含彼此互相串接的多個延遲級的一前向路徑，其中每一延遲級包含至少一對並聯的與非門；提供耦接於所述前向路徑的一延遲級的至少一輸出的一第一輸出路徑，其中所述第一輸出路徑包含多個延遲級，以及每一延遲級包含一與非門並對應於所述前向路徑的一延遲級；提供耦接於所述前向路徑的一延遲級的至少一輸出的一第二輸出路徑，其中所述第二輸出路徑包含多個延遲級，以及每一延遲級包含一與非門並對應於所述前向路徑的一延遲級；將一輸入信號輸入到所述前向路徑；傳遞所述輸入信號到所述第一輸出路徑及所述第二輸出路徑兩者的其中之一輸出路徑；以及將所述第一輸出路徑或所述第二輸出路徑的一輸出向前饋入到所述前向路徑，使得所述輸入信號接連經由所述前向路徑的一延遲級、所述第一輸出路徑的一延遲級及所述第二輸出路徑的一延遲級來傳遞，以執行量測初始化。本發明提供多種可與量測初始化整合且無需離開樹的延遲線架構，可運用一延遲線的內部及外部與非門來執行量測初始化，以確保更佳的準確性，再者，其也解決了傳統多層離開樹架構所需的大量負載的問題。
圖1是不具有離開樹的傳統延遲線的示意圖。圖2是本發明整合量測初始化路徑的不具有離開樹的延遲線的一第一實施例的示意圖。圖3是一信號經由圖2所示的延遲線來傳遞以進行量測初始化的示意圖。圖4是本發明量測初始化路徑的一第二實施例的示意圖。圖5是一信號經由圖3所示的量測初始化路徑來傳遞的示意圖。圖6是本發明整合量測初始化路徑的不具有離開樹的延遲線的一第三實施例的示意圖。圖7是一信號經由圖6所示的延遲線來傳遞以進行量測初始化的的示意圖。其中，附圖標記說明如下:100、200、400延遲線300量測初始化路徑
410移位寄存器及控制邏輯電路In輸入線OutOdcUOutEven輸出線0utM〈l> 0utM〈6>擷取點的信號MeasEn量測初始化賦能信號MeasEnF反相量測初始化賦能信號OutOddCLK, OutEvenCLK輸出線時脈CLKIN輸入線時脈ExitEn ExitEn〈4>離開賦能信號ExitEnF ExitEnF〈4>反相離開賦能信號D〈l> D〈4>延遲邏輯·信號
具體實施例方式本發明所提供的多個實施例設計通過可合併量測初始化的延遲線(無需離開樹的多層架構)來對信號進行延遲。本發明所提供的技術不僅可同時維持準確性及節省電源，並可實現快速信號同步處理。請參閱圖2，圖2是本發明延遲線架構的一第一實施例的示意圖。由圖2可知，除了延遲線200在主延遲線(前向延遲線)上還包含多個多路復用器(multiplexer)之外，圖2所示的架構與第I圖所示的架構極為相似，所述多個多路復用器是由信號邏輯(signallogic)來控制，其可依據一第一控制信號來致使一輸入信號沿著整個信號路徑來傳遞以進行量測初始化，或是依據一第二控制信號來致使所述輸入信號離開所述延遲線架構(經由輸出線OutOdd及輸出線OutEven的路徑)。舉例來說，假若將一信號輸入到延遲線200的輸入線IN，且經由對應輸入線IN的第一下方與非門以及對應輸出線OutOdd的第一與非門來傳遞，當所述第一控制信號被輸入到一第一多路復用器時，所述信號會經由所述第一多路復用器傳遞出去，並沿著前向路徑繼續傳遞而不會直接於輸出線OutOdd輸出；然而，當所述第二控制信號被輸入至所述第一多路復用器時，所述信號會直接於輸出線OutOdd輸出。這樣，經整合後的延遲線可用於對輸入信號進行一般的延遲操作以及量測初始化。在執行量測初始化的期間，不僅所有的離開點會被賦能以供量測之用，所述信號也會經由所述第一多路復用器而向前饋入。請參閱圖3，圖3是一信號經由整個延遲線來傳遞以進行量測初始化的示意圖。由圖3可知，因為每一多路復用器接收一第一控制信號，所以所有的多路復用器的輸出均為所述信號。另外，此技術可準確地同時決定前向路徑及兩輸出路徑的延遲時間，舉例來說，假若輸出線OutEven上的信號預定要被延遲兩級(前向路徑上的兩個與非門以及輸出路徑上的兩個與非門)以及輸出線OutOdd上的信號預定要被延遲一級(前向路徑上的一個與非門以及輸出路徑上的一個與非門)，量測初始化路徑則可完整地決定輸出線OutOdd的路徑的延遲時間以及決定輸出線OutEven的路徑的四個與非門之中的三個輸出。以上機制可確保量測初始化的準確性落在一個延遲級之內。在另一實施例中，則是利用相同的多個邏輯閘(延遲級)來實現分開的量測初始化信號路徑，其中所述多個邏輯閘可用在延遲線以進行一般延遲操作。請參閱圖4，圖4是本發明延遲線架構(即，量測初始化路徑300)的一第二實施例的示意圖。由圖4可知，相比較於圖2，除了沒有多路復用器以及輸出路徑之外，量測初始化路徑300的電路架構與延遲線200的電路架構極為相似。取而代之的是,一先前延遲級(previous delay stage)的一返回信號(return signal)會直接傳遞到所述前向路徑，此外，在並未形成圖3所示的量測初始化路徑的一部份的每一輸出路徑之中，其所對應的與非門會被移除。在即將是每一離開點的地方，延遲時間會被擷取以及測量。關於擷取點(tap point)以及信號路徑，其繪示於圖5，由圖5可知，擷取點的信號OutM〈l>決定了一第一延遲級的延遲時間，擷取點的信號0utM決定了一第二延遲級的延遲時間，以此類推。在此實施例中，需要有一分開的延遲線以產生內部延遲信號。所述延遲線可具有第I圖所示的相同的架構。如果相同信號門可用在延遲線100以及量測初始化路徑300之中，在量測初始化路徑300所決定的延遲時間則會相同於延遲線100所產生的延遲時間，舉例來說，當在輸出線OutEven的一信號預定要被延遲兩個延遲級，所延遲的延遲時間應與擷取點的信號0utM〈2>所擷取的延遲時間相匹配。在量測初始化路徑中，其利用經由四個與非門傳遞的信號來決定。假若用於量測初始化路徑300的電路架構之中的多個與非門同樣用來建構延遲線100，以及用在擷取點的信號0utM〈l>的一與非門同樣用來做為輸出線OutEven上的第一輸出與非門，則量測初始化路徑上所決定的延遲時間應會相同於被延遲了兩延遲級的一信號所遭受的延遲時間。在此實施例中，節省了延遲線200的電路架構中的多個多路復用器所需的負載，但卻需要較大的面積，這是因為同時需要分開的量測初始化路徑以及延遲線。上述機制相比較於第一實施例所述的概念來說，具有較高的時脈頻率(clock frequency)以及較佳的準確性。圖2以及圖4所示的實施例均可利用一延遲線的內部及外部的與非門來執行量測初始化，使得實際的粗調單元(coarse unit)的延遲時間可被準確地決定及初始化。在另一實施例中，則是將圖2所示的第一實施例的一延遲線整合於一量測初始化路徑，然而，此實施例並未利用多路復用器，而是利用由賦能信號(enable signal)所控制的並聯的與非門來傳遞所述信號並且控制量測初始化與一般延遲線操作之間的運作，此夕卜，上述方法具有不會對所傳遞的信號增加額外延遲(延遲線200的電路架構中的多路復用器會具有額外被引發的延遲)的優點。請參閱圖6,圖6是具有整合量測初始化路徑的一延遲線400的示意圖。延遲線400稱接於一移位寄存器及控制邏輯電路(shift register and control logic circuit)410，其用以賦能控制邏輯。由圖6可知，在前向路徑之中利用了一額外的與非門以在一般延遲線操作期間傳遞信號，這表示在個別輸出線之中的兩與非門將會需要三個輸入而不是兩個輸入。再者，如上述第二實施例所示，為了要得到多個延遲結果，多個輸出是在量測初始化的期間被擷取出來，這些經擷取而得到的延遲結果會被傳遞至移位寄存器及控制邏輯電路410。一反相量測賦能信號(inverse measure enable signal )MeasEnF會被輸入到前向路徑的第一上方與非門，也會被輸入到耦接於前向路徑的第一下方與非門的一附加與非門(additional NAND)，其中所述附加與非門具有一第二輸入信號ExitEnF〈l>。另外，多個量測初始化賦能信號(measure initialization enable signal) MeasEn會被輸入到前向路徑之中的每一與非門，其中前向路徑 耦接於一先前延遲級的一返回信號，此外，多個離開賦能信號(exit enable signal) ExitEn會被輸入至前向路徑之中的每一中間與非門，以及多個延遲邏輯信號D〈n>會被輸入至前向路徑，其中多個延遲邏輯信號D〈n>指示出一信號會需要經過多少個延遲級。圖7是一信號經由整個延遲線來傳遞以進行量測初始化的示意圖。使用移位寄存器及控制邏輯電路410所控制的所述多個邏輯信號，會使得一部份的與非門會被開啟，以及剩餘的與非門則會被關閉，以致所述信號可經由所有可能的延遲級來傳遞。由於前文曾提及，所述信號於許多不同的離開點也會被擷取，如移位寄存器及控制邏輯電路410的多個輸入0utM〈n>所示，因而可得知每一延遲級準確的延遲時間。當延遲線正在運作時，雖然所述延遲邏輯信號會經由前向路徑之中不同的與非門來傳遞，但使用並聯的與非門的設計可確保於量測初始化期間的延遲仍然維持不變。由於本領域的技術人員在閱讀上述說明以及參照圖6及圖7所示的邏輯信號之後，應可輕易地了解，在一般延遲操作的情形下，信號經由延遲線來傳遞的相關運作，因此，進一步的說明在此便不再贅述。簡言之，本發明提供了多種可與量測初始化整合且無需離開樹的延遲線架構，可運用一延遲線的內部及外部與非門來執行量測初始化，以確保更佳的準確性，再者，其也解決了傳統多層離開樹架構所需的大量負載的問題。以上所述僅為本發明的優選實施例而已，並不用於限制本發明，對於本領域的技術人員來說，本發明可以有各種更改和變化。凡在本發明的精神和原則之內，所作的任何修改、等同替換、改 進等，均應包含在本發明的保護範圍之內。
權利要求
1.一種決定一延遲線結構的量測初始化的量測初始化路徑，其特徵在於，包含: 一前向路徑，包含: 多個延遲級，彼此互相串接，其中每一延遲級包含: 至少一對並聯的與非門； 一第一輸出路徑，耦接於所述前向路徑的一延遲級的至少一輸出，包含: 多個延遲級，其中每一延遲級對應於所述前向路徑的一延遲級並且包含一與非門，且所述多個延遲級之中的至少一延遲級的一輸出向前饋入到所述前向路徑；以及 一第二輸出路徑，耦接於所述前向路徑的一延遲級的至少一輸出，包含: 多個延遲級，其中每一延遲級對應於所述前向路徑的一延遲級並且包含一與非門，且所述多個延遲級之中的至少一延遲級的一輸出向前饋入到所述前向路徑； 其中當一輸入信號經由所述量測初始化路徑來傳遞時，所述輸入信號會接連經由所述前向路徑的一延遲級、所述第一輸出路徑的一延遲級及所述第二輸出路徑的一延遲級來傳遞，以執行量測初始化。
2.如權利要求1所述的量測初始化路徑，其特徵在於，所述前向路徑之中除了一第一延遲級之外的每一延遲級還包含: 一多路復用器，用來接收所述輸入信號以做為自所述第一輸出路徑及所述第二輸出路徑兩者其中之一輸出路徑的一先前延遲級所輸出的一輸出，並且選擇性地依據一第一控制信號以經由所對應的所述前向 路徑的一延遲級的所述對並聯的與非門的其中之一與非門來傳遞所述輸入信號。
3.如權利要求2所述的量測初始化路徑，其特徵在於，當所述多個延遲級的其中之一延遲級的一多路復用器接收到一第二控制信號時，所述輸入信號會經由所對應的所述延遲級的所述對並聯的與非門的其中的另一與非門來傳遞。
4.如權利要求1所述的量測初始化路徑，其特徵在於，所述輸入信號在每一延遲級的一延遲是依據所述第一輸出路徑的一輸出及所述第二輸出路徑的一輸出來加以決定。
5.如權利要求1所述的量測初始化路徑，其特徵在於，所述第一輸出路徑的每一延遲級對應於所述前向路徑的每一其它延遲級，以及所述第二輸出路徑的每一延遲級對應於所述前向路徑的每一其它延遲級，使得當所述輸入信號接連經由所述前向路徑的一延遲級、所述第一輸出路徑的一延遲級以及所述第二輸出路徑的一延遲級來傳遞時，所述輸入信號會經由所述第一輸出路徑及所述第二輸出路徑之中所有的延遲級來傳遞。
6.如權利要求5所述的量測初始化路徑，其特徵在於，所述輸入信號於每一延遲級的一延遲是利用擷取所述第一輸出路徑的每一延遲級及所述第二輸出路徑的每一延遲級來決定。
7.如權利要求1所述的量測初始化路徑，其特徵在於，所述前向路徑之中除了一第一延遲級之外的每一延遲級還包含: 一第三與非門，並聯於所述對並聯的與非門，用來接收所述輸入信號以做為自所述第一輸出路徑及所述第二輸出路徑兩者其中之一輸出路徑的一先前延遲級所輸出的一輸出。
8.如權利要求7所述的量測初始化路徑，其特徵在於，每一第三與非門依據一量測初始化賦能信號來接收所述輸入信號以做為一輸出，以及當每一第三與非門並未接收所述量測初始化賦能信號時，所述輸入信號會經由所對應的所述對並聯的與非門的其中之一與非門來傳遞。
9.如權利要求8所述的量測初始化路徑，其特徵在於，所述前向路徑之中的每一對並聯的與非門接收一延遲邏輯信號及一離開賦能信號，以及所述輸入信號依據所對應的所述延遲邏輯信號及所述離開賦能信號以選擇性地經由每一對並聯的與非門的其中之一與非門來傳遞。
10.如權利要求9所述的量測初始化路徑，其特徵在於，還包含: 一移位寄存器及控制邏輯電路，耦接於所述前向路徑、所述第一輸出路徑以及所述第二輸出路徑，用以提供所述量測初始化賦能信號、所述延遲邏輯信號以及所述離開賦能信號。
11.如權利要求10所述的量測初始化路徑，其特徵在於，所述輸入信號在每一延遲級的一延遲是依據所述移 位寄存器及控制邏輯電路所接收的所述第一輸出路徑的一輸出以及所述第二輸出路徑的一輸出來加以決定。
12.—種於一延遲線結構執行量測初始化的方法，其特徵在於，包含: 提供包含彼此互相串接的多個延遲級的一前向路徑，其中每一延遲級包含至少一對並聯的與非門； 提供耦接於所述前向路徑的一延遲級的至少一輸出的一第一輸出路徑，其中所述第一輸出路徑包含多個延遲級，以及每一延遲級包含一與非門並且對應於所述前向路徑的一延遲級； 提供耦接於所述前向路徑的一延遲級的至少一輸出的一第二輸出路徑，其中所述第二輸出路徑包含多個延遲級，以及每一延遲級包含一與非門並且對應於所述前向路徑的一延遲級； 將一輸入信號輸入到所述前向路徑； 傳遞所述輸入信號到所述第一輸出路徑及所述第二輸出路徑兩者的其中之一輸出路徑；以及 將所述第一輸出路徑或所述第二輸出路徑的一輸出向前饋入到所述前向路徑，使得所述輸入信號接連經由所述前向路徑的一延遲級、所述第一輸出路徑的一延遲級及所述第二輸出路徑的一延遲級來傳遞，以執行量測初始化。
13.如權利要求12所述的方法，其特徵在於，還包含: 提供一多路復用器予所述前向路徑之中除了一第一延遲級之外的每一延遲級；以及 將所述第一輸出路徑或所述第二輸出路徑的一輸出向前饋入至所述前向路徑，使得所述輸入信號接連經由所述前向路徑的一延遲級、所述第一輸出路徑的一延遲級及所述第二輸出路徑的一延遲級來傳遞，以執行量測初始化的步驟包含: 將一第一控制信號輸入至每一多路復用器；以及 利用每一多路復用器來接收所述輸入信號以做為自所述第一輸出路徑及所述第二輸出路徑兩者其中之一輸出路徑的一先前延遲級所輸出的一輸出，並且選擇性地依據一第一控制信號以經由所述前向路徑所對應的一延遲級的所述對並聯的與非門的其中之一與非門來傳遞所述輸入信號。
14.如權利要求13所述的方法，其特徵在於，還包含: 將一第二控制信號輸入到每一多路復用器；以及利用每一多路復用器來將所述輸入信號經由所對應的所述延遲級的所述對並聯的與非門的其中之另一與非門來傳遞。
15.如權利要求12所述的方法，其特徵在於，所述輸入信號在每一延遲級的一延遲是依據所述第一輸出路徑的一輸出及所述第二輸出路徑的一輸出來加以決定。
16.如權利要求12所述的方法，其特徵在於，所述第一輸出路徑的每一延遲級對應於所述前向路徑的每一其它延遲級，以及所述第二輸出路徑的每一延遲級對應於所述前向路徑的每一其它延遲級，使得當所述輸入信號會接連經由所述前向路徑的一延遲級、所述第一輸出路徑的一延遲級以及所述第二輸出路徑的一延遲級來傳遞時，所述輸入信號會經由所述第一輸出路徑及所述第二輸出路徑之中所有的延遲級來傳遞。
17.如權利要求16所述的方法，其特徵在於，所述輸入信號於每一延遲級的延遲是利用擷取所述第一輸出路徑的每一延遲級及所述第二輸出路徑的每一延遲級來決定。
18.如權利要求12所述的方法，其特徵在於，還包含: 提供一第三與非門予所述前向路徑之中除了一第一延遲級之外的每一延遲級，其中所述第三與非門並聯於所述對並聯的與非門；以及 將所述第一輸出路徑或所述第二輸出路徑的一輸出向前饋入至所述前向路徑，使得所述輸入信號接連經由所述前向路徑的一延遲級、所述第一輸出路徑的一延遲級及所述第二輸出路徑的一延遲級來傳遞，以執行量測初始化的步驟包含: 利用所述第三與非門來接收所述輸入信號以做為自所述第一輸出路徑及所述第二輸出路徑兩者其中之一輸出路徑的一先前延遲級所輸出的一輸出。
19.如權利要求18所述的方法，其特徵在於，利用所述第三與非門來接收所述輸入信號以做為自所述第一輸出路徑及所述第`二輸出路徑兩者其中之一輸出路徑的一先前延遲級所輸出的一輸出的步驟包含: 產生一量測初始化賦能信號；以及 依據所述量測初始化賦能信號來利用每一第三與非門接收所述輸入信號以做為一輸出；以及 所述方法還包含: 當每一第三與非門並未接收所述量測初始化賦能信號時，將所述輸入信號經由所對應的所述對並聯的與非門的其中之一與非門來傳遞。
20.如權利要求19所述的方法，其特徵在於，所述輸入信號輸入至所述前向路徑的步驟包含: 產生一延遲邏輯信號及一離開賦能信號至所述前向路徑之中的每一對並聯的與非門；以及 依據所對應的所述延遲邏輯信號及所述離開賦能信號以將所述輸入信號選擇性地經由每一對並聯的與非門的其中之一與非門來傳遞。
21.如權利要求20所述的方法，其特徵在於，還包含: 提供一移位寄存器及控制邏輯電路，其中所述移位寄存器及控制邏輯電路耦接於所述前向路徑、所述第一輸出路徑及所述第二輸出路徑，並用以提供所述量測初始化賦能信號、所述延遲邏輯信號及所述離開賦能信號。
22.如權利要求21所述的方法，其特徵在於，所述輸入信號於每一延遲級的一延遲是依據所述移位寄存器及控制邏輯電路所接收的所述第一輸出路徑的一輸出以及所述第二輸出路徑的一輸出來加以決 定。
全文摘要
本發明公開了一種決定延遲線結構的量測初始化的量測初始化路徑和於延遲線結構執行量測初始化的方法。所述量測初始化路徑包含前向路徑、第一輸出路徑及第二輸出路徑。所述前向路徑包含互相串接的多個延遲級。所述第一輸出路徑耦接於所述前向路徑的延遲級的至少一輸出，其中延遲級的至少一輸出向前饋入到所述前向路徑。所述第二輸出路徑耦接於所述前向路徑的延遲級的至少一輸出，其中延遲級的至少一輸出向前饋入到所述前向路徑。當信號經由所述量測初始化路徑來傳遞時，所述信號會接連經由所述前向路徑的延遲級、所述第一輸出路徑的延遲級及所述第二輸出路徑的延遲級來傳遞，以執行量測初始化。所述量測初始化路徑無需離開樹,以確保更佳的準確性。
文檔編號G11C29/14GK103247346SQ20121017360
公開日2013年8月14日 申請日期2012年5月30日 優先權日2012年2月1日
發明者亞倫·威利, 馬炎濤 申請人:南亞科技股份有限公司