用於在半導體裝置上形成共形氧化層的方法

2023-04-27 10:00:06

專利名稱：用於在半導體裝置上形成共形氧化層的方法
用於在半導體裝置上形成共形氧化層的方法 發明背景發明領域本發明實施例大體而言涉及半導體製造，並且更明確地說，涉及半導體裝置或半導體裝置的部件的氧化以形成共形氧化物層。相關技術的描述半導體裝置在多個製造階段需形成薄氧化物層。例如，在電晶體中，薄柵氧化物層可形成為柵疊層結構的一部分(包含側壁)，如會在以下詳加描述者。此外，在某些應用中， 諸如在快閃記憶體薄膜疊層的製造中，可在整個柵疊層周圍形成薄氧化物層，例如，通過將該疊層暴露在氧化工藝中。這類氧化工藝傳統上是以熱方法執行或利用等離子體來執行的。形成例如柵氧化物層或柵疊層氧化層這樣的氧化物層的熱工藝在過去所使用的較大特徵結構尺寸半導體裝置的製造中成效相當好。然而，隨著特徵結構尺寸大幅度縮小並且在下一代的先進技術中使用不同氧化物，熱氧化工藝所需的高晶片或襯底溫度會因為矽晶片內的摻雜物(阱摻雜以及結)在較高溫度下(例如高於約700°C)擴散而造成問題。 此種摻雜物分布及其他特徵結構的失真可導致不良的裝置性能或失效。用來形成氧化物層的等離子體工藝具有類似問題。例如，在高腔室壓力下(例如 100毫託)，形成期間汙染物有累積在該柵氧化物層內的傾向，造成柵氧化物結構的諸如懸鍵(dangling bond)或移動電荷之類的嚴重缺陷，而在低腔室壓力下(例如數十毫託)，增加的等離子體離子能量造成離子轟擊傷害和其他擴散問題。例如，傳統氧化工藝常造成稱為鳥嘴的缺陷。鳥嘴是指氧化物層從相鄰層之間界面處的側邊擴散進入薄膜疊層結構的層內，環繞所述相鄰層的角落。所造成的缺陷具有類似鳥嘴的分布。該氧化層侵入存儲單元 (例如在快閃記憶體應用中)的有源區會縮小該存儲單元的有效寬度，由此不合需要地縮小該單元的有效寬度，並降低該快閃記憶體裝置的性能。現行低溫等離子體工藝的另一局限在於氧化似乎優先在與該晶片或襯底面平行的表面上(也就是說，諸如由疊層材料層所形成的柵極以及形成在所述柵極之間的溝槽這樣的結構的頂部和底部)發生。一般認為這是緣於與該晶片垂直的氧離子流通量和自由基流通量。無論成因為何，疊層側壁上發生有限的氧化，在柵疊層上產生薄到令人無法接受的側壁層和差的共形性。因此，需要一種改善的在半導體襯底上形成氧化物層的方法。發明概述本發明的一個方面涉及一種處理形成在半導體襯底上的氧化物層的方法。根據一個或多個實施例，該方法包含將這種襯底置於等離子體反應腔室內的襯底支撐件上。在一個或多個實施例中使用的腔室包含離子產生區。該方法也可包含通入或流入工藝氣體進入該腔室，其中，在該離子產生區內，等離子體經產生在該腔室的離子產生區內，並用來在該襯底上形成氧化物層。根據一個或多個實施例形成的等離子體可含氧或氧物種。在一個或多個實施例中，該氧化物層在該襯底主動冷卻期間由該等離子體形成。在此實施例中，主動冷卻該襯底增加某些等離子體內所含氧物種的粘附係數。
根據一個或多個實施例，該襯底經冷卻至低於約100°C的溫度。在具體實施例中， 該襯底經冷卻至範圍在約-50°c至約100°C內的溫度。在更具體的實施例中，該襯底經冷卻至範圍在約-25°c至75°C內的溫度，並且在甚至更具體的實施例中，該襯底經冷卻至範圍在約0°C至約50°C內的溫度。如在此所使用的，「主動冷卻「一詞表示在該襯底鄰近流通冷卻流體。在一個實施例中，利用靜電夾盤(ESC)在該襯底鄰近流通冷卻流體。在另一個實施例中，將對流氣體供應至 該腔室並在該襯底鄰近流通。根據一個或多個實施例，該襯底是通過使冷卻劑流經該襯底支撐件來主動冷卻的。在一個具體實施例中，該冷卻劑在該襯底和襯底支撐件間循環。該襯底也可，例如，通過接觸襯底表面來冷卻，其中，在一個具體實施例中，該襯底含有多個冷卻導管。在一個更具體的實施例中，該襯底支撐件使用一系列通道來供應冷卻劑至冷卻導管。適用於此種實施例的冷卻劑包含氦氣、其他惰性氣體及上述物質的組合物。一個或多個其他實施例通過流通對流氣體進入該反應腔室內來主動冷卻該襯底。 在一個具體實施例中，將氦氣流入該反應腔室內以主動冷卻該襯底。在一個更具體的實施例中，對流氣體以從約500SCCm至約3000SCCm範圍內的流速流入該反應腔室。在一個或多個實施例中使用的對流氣體包含氦氣，並且也可包含一種或多種其他惰性氣體。前面已相當廣泛地概述了本發明的某些特徵結構。本領域的技術人員應領會所公開的具體實施例可輕易用做調整或設計落在本發明範圍內的其他結構或工藝的基礎。本領域的技術人員也應理解這類等效結構並不背離在所附權利要求書範圍中提出的本發明精神和範圍。附圖簡要說明因此可以詳細理解上述本發明的特徵結構的方式，即對簡短地在前面概述過的本發明更明確的描述，可通過參考實施例來得到，其中某些實施例在附圖中圖示。但應注意的是，附圖僅圖示本發明的一般實施例，因為本發明可允許其他等效實施例，因此不應視為對本發明範圍的限制。

圖1示出根據本發明的一實施例的等離子體反應器；圖2A至圖2B圖示出根據本發明的一個或多個實施例的半導體結構的製造階段；圖3示出用於本發明的一個實施例的靜電夾盤；圖4示出包含對流氣源的等離子體反應器腔室；圖5示出利用現有技術的等離子體氧化工藝形成的氧化物層；以及圖6A至圖6B示出利用根據本發明的一個或多個實施例的等離子體氧化工藝形成的氧化物層。具體描述本發明實施例提供通過氧化半導體襯底形成共形氧化物層的方法。下述具體實施例關於利用低溫氧化法形成的氧化物層描述。如在此所使用的，低溫氧化表示在低於約700°C的溫度下的氧化。傳統等離子體氧化因為傳送至該襯底的等離子體功率而在高於100°c的溫度下發生。在高於100°C的溫度下，氧離子流通量(flux)支配該氧化工藝，與抵達寬度為50納米的結構的水平壁(也可稱為頂表面和底表面或柵極和溝槽)的氧化流通量相比，因此僅有半數的氧化流通量抵達垂直側壁。據此，當共形性被定義為側壁上的生長與頂或底表面上的生長的比例時，在大於 25埃的厚度下，傳統等離子體氧化僅達到50%的共形性。已發現在等離子體氧化期間主動冷卻襯底至約-50°C至100°C範圍內的溫度，例如在約-25°C至75°C的具體範圍內，並且更具體地在約0°C至50°C範圍內，可改善利用矽結構的低溫氧化所形成的薄膜的共形性。更明確地說，厚度低於約100納米的較小特徵結構的薄膜共形性顯著改善。共形性被定義為形成在結構側壁上的薄膜厚度與形成在結構的包含頂及底表面的水平表面上的薄膜厚度間的比例。根據本發明的一個 或多個實施例，可達到至少約75%的共形性，並且更明確地說至少約80%，並且在具體實施例中至少約90%。 在一個或多個實施例中，通過以上述方法處理，一般認為較低溫度增加氧物種對結構側壁的粘附係數。本發明實施例可在適當配備的等離子體反應器內執行，諸如可從加州聖塔克拉拉的應用材料(Applied Materials)有限公司取得的去耦等離子體氮化(DPN)反應器。也可使用其他適合的等離子體反應器，包含但不限於，輻射狀排列槽形天線等離子體設備及中空陰極等離子體設備。圖1描繪適於執行根據本發明實施例的氧化物形成工藝的示例性等離子體反應器。該反應器可通過由連續波(CW)功率產生器驅動的感應耦合等離子體源功率施加器提供低離子能量等離子體及高離子能量等離子體。圖1所示反應器11包含腔室10，所述腔室10具有圓柱狀側壁12及頂板14，所述頂板14可以是圓頂狀(如圖中所示)、平板狀、或其他幾何形狀。等離子體源功率施加器包含線圈天線16，設置在該頂板14上方並通過第一阻抗匹配網絡18耦合至功率源。該功率源包含RF功率產生器20和在該產生器20的輸出處的閘極(gate) 22。該反應器也包含襯底支撐座26，所述襯底支撐座26可以是靜電夾盤或其他適合的襯底支撐件，以夾持諸如200毫米或300毫米半導體晶片或類似物的半導體襯底27。通常，在該襯底支撐座26頂表面下方有諸如加熱器34這樣的加熱設備。該加熱器34可以是單區域加熱器或多區域加熱器，諸如具有徑向內部和外部加熱元件34a和34b的雙徑向區域加熱器，如圖1所示。此外，該反應器包含注氣系統28及與該腔室10的內部空間連結的真空泵30。該注氣系統28由氣源供應，所述氣源可包含氧氣瓶32、氫氣瓶62或稀有氣體(noble gas)瓶 70。可包含諸如水蒸氣源和惰性氣體源的其他工藝氣源(未示出)。在一個或多個實施例中，可使用多於一個氣源。流量控制閥66、64和68分別與該氧氣瓶32、該氫氣瓶62和該稀有氣體瓶70耦接，並且可用來在處理期間選擇性提供工藝氣體或工藝氣體混合物至該腔室10的內部空間。也可提供供應諸如氮氣、氣體混合物、或類似物的額外氣體的其他氣源 (未示出)。可利用該真空泵30的節流閥38來控制該腔室10內的壓力。可通過控制脈衝產生器36的工作周期來控制該閘極22處的脈衝RF功率輸出的工作周期，所述脈衝產生器36的輸出與該閘極22耦合。等離子體在離子產生區39內產生， 所述離子產生區39對應該頂板14下方被該線圈天線16圍繞的空間。由於等離子體是在該腔室10的上半部區域與該襯底27有一段距離處產生，該等離子體被稱為類遠程等離子體(例如，該等離子體具備遠程等離子體形成的優勢，但在與該襯底27相同的腔室10內形成)。操作時，可用該等離子體反應器來執行根據本發明實施例的氧化工藝，以沉積高質量氧化物層，所述氧化物層在形成於襯底上的氧化物疊層的側壁上具有增量的氧化物
層。 例如，圖2A至圖2B示出含有形成在半導體襯底202上的薄膜疊層240的半導體結構200的製造階段。在一個或多個實施例中，該襯底202可包含多個薄膜疊層240，在所述疊層之間形成有溝槽250。在此所述用來製造該半導體結構200的工藝可在，例如，上面關於圖1所述的反應器11內執行。襯底202上面沉積有薄膜疊層240。該薄膜疊層240將被氧化。該襯底202 —般對應於圖1的襯底27，並且通常支撐在該等離子體反應器11的腔室10內該襯底支撐件26 上。該襯底202可具有各種尺寸，諸如直徑200毫米或300毫米的晶片，以及矩形或方形面板。在某些實施例中，該薄膜疊層240可形成在該襯底202上，然後提供給該腔室10進行該氧化工藝。例如，可在與組合工具耦接的一個或多個工藝腔室內製造該薄膜疊層240，所述組合工具也耦接有該等離子體反應器11。適合的組合工具的範例是可從加州聖塔克拉拉的應用材料公司取得的柵疊層CENTURA 。該襯底202可包含諸如結晶矽(例如，矽或矽)、氧化矽、應變矽、鍺化矽、摻雜或未摻雜的多晶矽、摻雜或未摻雜的矽晶片、圖案化或未圖案化的晶片、絕緣層上矽(SOI)、摻雜碳的氧化矽、氮化矽、摻雜的矽、鍺、砷化鎵、玻璃、藍寶石、或類似物這樣的材料。會理解該薄膜疊層240並不受限於上述特定材料。因此，該薄膜疊層240可以是欲氧化的任何種材料疊層。例如，在某些實施例中，例如在快閃記憶體應用中，該疊層200可以是快閃記憶單元的柵疊層，所述柵疊層含有穿隧氧化物層204、浮置柵層206、單層或多層介電層、以及控制柵層220，所述單層或多層介電層含有多晶矽間介電層(IPD)210(該IPD的非限制性範例是多層ONO層，所述多層ONO層含有氧化物層212、氮化物層214、以及氧化物層216，在圖2A至圖2B中示例性示出)。所述氧化物層204、212、216通常含矽和氧，諸如氧化矽(SiO2)、氧氮化矽(SiON)、或類似物。該氮化物層通常含矽及氮，諸如氮化矽(SiN)、 或類似物。在某些實施例中，也可用含有Si02/Al203/Si02&多層來做為該IPD層210。該浮置柵層206和該控制柵層220通常含有諸如多晶矽、金屬、或類似物這樣的導電材料。預期在諸如動態隨機存取存儲器(DRAM)金屬電極/多晶矽柵疊層、用於非易失性存儲器(NVM) 的電荷捕獲型快閃記憶體(CTF)、或類似物的其他應用中的薄膜疊層可根據在此提供的教導有利地氧化。該DRAM金屬電極通常是鎢(W)，在所述鎢及多晶矽層之間具有氮化鈦(TiN)或氮化鎢(WN)的中間層。用於非易失性存儲器(NVM)的電荷捕獲型快閃記憶體(CTF)使用Si02/SiN/ Al2O3柵疊層，所述Si02/SiN/Al203柵疊層具有氮化鉭(TaN)或氮化鈦(TiN)的金屬電極，所述Si02/SiN/Al203柵疊層也可從柵蝕刻後的側壁氧化受益。在某些實施例中，該工藝氣體可包含水蒸氣，並且在一個或多個具體實施例中，該水蒸氣可與氫氣及/或氧氣的至少一種混合。做為另一種選擇或合併使用，該水蒸氣可與諸如氦氣(He)、氬氣(Ar)、氪氣(Kr)、 氖氣(Ne)、或類似物的至少一種惰性氣體混合。在某些實施例中，可提供總流速約100-2000sCCm之間，或約400sCCm，的工藝氣體 (或氣體混合物)。例如，在提供氧氣(O2)和氫氣(H2)兩者的實施例中，可提供總流速約 100-2000sCCm之間的在上述百分比範圍內的氧氣(O2)和氫氣(H2)，或約400sCCm。在提供水蒸氣的實施例中，可連同諸如氦氣、氬氣、氪氣、氖氣或其他適合惰性氣體的一種或多種惰性載氣，通入流速約5-lOOOsccm之間的水蒸氣。可依需要供應所述惰性氣體，以提供約 100-2000sCCm之間的總流速，並提供具有多達約50%水蒸氣的工藝氣體混合物。惰性氣體添加也可與H2/02混合物並用，以避免離子化氧氣及/或氦氣的再結合。激發的雙原子分子通常傾向在等離子體內與自身再結合，因此添加惰性氣體(例如氬氣、氦氣、氪氣、氖氣、或類似物)可促進較高氧化速率。 等離子體在該腔室10內由所述工藝氣體產生，以在該薄膜疊層240上形成氧化物層230。利用感應耦合來自設置在該頂板14上方的線圈天線16的RF能量，在圖1所示腔室10的離子產生區39內形成該等離子體，由此有利地提供低離子能量(例如就脈衝等離子體而言低於約5eV，並且就CW等離子體而言低於15eV)。該等離子體的低離子能量限制離子轟擊傷害，並促進該薄膜疊層240的側壁的氧化，同時限制氧氣在所述疊層的各層之間擴散，由此減少鳥嘴。在某些實施例中，可以適當頻率提供約25至5000瓦的功率至該線圈天線16，以形成等離子體(例如，在MHz或GHz範圍內，或約13. 56MHz或更大)。可以連續波或脈衝模式提供該功率。在一個或多個實施例中，以工作周期介於約2%至70%之間的脈衝模式提供該功率。例如，在某些實施例中，該等離子體可在連續的「開啟，，時間期間產生，而容許該等離子體的離子能量在連續的「關閉」區間期間衰變。該「關閉」區間隔離連續的「開啟」區間，而該「開啟」及「關閉」區間界定出可控制的工作周期。該工作周期將該襯底表面處的離子動能限制在低於預定臨界能量下。在某些實施例中，該預定臨界能量為約5eV或低於約 5eV。例如，在該脈衝RF功率的「開啟，，時間期間，該等離子體能量增加，而在該「關閉」 時間期間則降低。在短暫的「開啟」時間期間，該等離子體在大約對應於該線圈天線16所圈起的空間的該離子產生區39內產生。該離子產生區39在該襯底27上方一段顯著距離 LD處。在該「開啟」時間期間於該離子產生區39內靠近該頂板14產生的等離子體在該「關閉」時間以平均速度VD朝該襯底27飄移。在每一個「關閉」時間期間，最快速的電子擴散至所述腔室壁，容許該等離子體冷卻。能量最高的電子以比該等離子體離子飄移速度VD快許多的速度擴散至所述腔室壁。因此，在該「關閉「時間，該等離子體離子能量在所述離子抵達該襯底27之前顯著降低。在下一次「開啟」時間期間，更多等離子體產生在該離子產生區39，並且整個周期重複。結果，抵達該襯底27的等離子體離子的能量顯著降低。在較低的腔室壓力範圍下，也就是說約10毫託和以下，該脈衝RF情況的等離子體能量與該連續 RF情況相比大幅降低。該脈衝RF功率波形的「關閉」時間及該離子產生區39和該襯底27之間的距離LD 兩者均應足以容許產生在該離子產生區39的等離子體失去足夠大量的能量，因此等離子體在抵達該襯底27時造成很少或無離子轟擊傷害或缺陷。明確地說，該「關閉」時間由約 2和20kHz之間，或約10kHz，的脈衝頻率以及約5%和20%之間的「開啟，，工作周期限定。 因此，在某些實施例中，該「開啟」區間可持續約5微秒至約50微秒範圍內的時間，或約20 微秒，而該「關閉」區間可持續約50微秒至約95微秒範圍內的時間，或約80微秒。在某些實施例中，該離子產生區至襯底距離LD為大於約2釐米，或者在約2釐米至約20釐米範圍內。該離子產生區至襯底距離LD可與所述等離子體離子在該脈衝RF功率波形的單一個「關閉」時間 期間行進的距離(VD乘以該「關閉」時間)約相同(或更大)。在連續波和脈衝模式兩者中，該等離子體有利地在該腔室內平衡氧氣離子和氫氣離子的共生，並且該等離子體與該襯底之間距離夠近以利用對於離子能量的控制來限制所述離子活性的流失，以避免離子轟擊造成的傷害或擴散傷害(例如鳥嘴)。所產生的等離子體可在低壓工藝中形成，由此減少汙染導致的缺陷的可能性。例如，在某些實施例中，可將該腔室10保持在約1-500毫託之間的壓力下。此外，可通過使用類遠程等離子體源，及任選地通過如上所述脈衝該等離子體源功率來限制或避免在如此低的腔室壓力水平下所能預料到的轟擊導致的缺陷。根據一個或多個實施例，該氧化物層230可形成至從約5埃至約50埃範圍內的厚度。該工藝可提供每分鐘約7埃至約50埃範圍內的氧化物薄膜生長速率，或每分鐘至少約 25埃。在此公開的本發明工藝在較低熱預算下提供上述的氧化物生長速率提升，因而通過與傳統氧化工藝相比減少該襯底對於該工藝的暴露時間而更加限制擴散效應。在某些實施例中，該工藝可具有從約5秒至約300秒範圍內的持續時間。可在該薄膜疊層240上將該氧化物層230形成至預期厚度。隨後可依需要進一步處理該襯底202以完成在該襯底上製造的結構。如上所述，已發現在等離子體氧化期間主動冷卻該襯底至約-50°C至100°C範圍內的溫度，例如在約_25°C至75°C的具體範圍內，並且更具體地在約0°C至50°C範圍內，能改善利用矽結構的低溫氧化所形成的薄膜的共形性。可用多種方法來實現冷卻。根據第一實施例，該支撐座26可包含靜電夾盤(ESC)，所述靜電夾盤以冷卻氣體冷卻或接觸該襯底背側，或該襯底與該支撐座26接觸的一側，以在低溫氧化期間維持該襯底溫度。圖3示出ESC 325的示例性實施例。參考圖1的反應器11，該ESC 325在該腔室 10內支撐半導體襯底27。該ESC 325可包含具有貫穿的孔330的底座。在所示實施例中， 靜電組件333包含絕緣體335，所述絕緣體335封住電極350。該靜電組件333包含上表面340，以容納並支撐襯底。具有電壓供應導線360的電氣連接器355經電氣連接至該電極350。該電壓供應導線360穿過該ESC 325的基座的孔330延伸，並在電氣接觸365終止，所述電氣接觸365電氣接合電壓供應端370。在使用時，將該靜電夾盤325固定在工藝腔室380內的支撐件375上。應理解該ESC 325可與圖1所示的反應器11 一起使用。在圖3所示實施例中，該工藝腔室380 (工藝腔室380對應圖1的腔室10)可包含工藝氣體入口 382 (工藝氣體入口 382對應圖1的注氣系統28)，所述工藝氣體入口 382連接工藝氣源 302 (工藝氣源302對應圖1的氧氣瓶32、氫氣瓶62或稀有氣體瓶70)至該腔室380。圖3 的工藝腔室380還包含連接至排氣系統301的排氣出口 384。在圖3實施例中，襯底345夾持在該ESC 325上，並且從該冷卻劑源或冷卻器300 供應冷卻劑至位於該絕緣體335上表面340內的冷卻導管305，所述冷卻導管305也包含冷卻導管或溝槽。在一個或多個實施例中，該冷卻劑包含諸如氦氣、氬氣以及周期表第8族中的大部分惰性元素這樣的傳導氣體。夾持在該ESC 325上的襯底345覆蓋並密封所述冷卻導管305，避免該冷卻劑外漏。所述冷卻導管305內的冷卻劑從該襯底345除熱，並在處理期間將該襯底345保持在固定溫度下。在一個或多個實施例中，所述冷卻導管305是利用一系列通道連接至該冷卻劑源300，所述通道可貫穿整個絕緣體和電極延伸。所述冷卻導管可經隔開、按一定尺寸製作(sized)及分布，使得保持在所述冷卻導管中的冷卻劑可實質上冷卻整個襯底345。在一個或多個實施例中，可使用等離子體脈衝技術來最小化歸因於傳輸至該襯底的等離子體功率的襯底加熱。根據這些實施例，在等離子體氧化期間可使用等離子體脈衝技術來將該襯底保持在約-50°C至100°C範圍內的溫度下，例如在約_25°C至75°C的具體範圍內，並且更具體地在約0°C至50°C範圍內。可以多種適合方法來實現等離子體脈衝。在實施例中，可開關循環該等離子體以將該襯底保持在此所述的溫度範圍內。在另一個實施例中，該等離子體可以是從約2kHz至約50kHz範圍內的k Hz頻率下的脈衝式等離子體。使用開關循環該等離子體的等離子體脈衝技術的實施例包含通過脈衝或時間調製該RF等離子體電源信號來調整平均等離子體電子溫度及化學性質(chemistry)。此技術也稱為RF等離子體源功率調製，並且此技術獨立於該RF等離子體源功率水平控制電子溫度，這是因為在脈衝之間的功率關閉時間期間，電子溫度以比等離子體密度快許多的速率降低。RF等離子體源功率調製包含實體上連續或依照預定順序開啟及關閉該等離子體產生。在一個或多個實施例中，RF等離子體源功率調製包含開啟和關閉產生該離子產生區和該等離子體的功率源。根據一個或多個實施例，該等離子體脈衝技術包含在第一頻率及第二頻率之間交替該RF功率源的頻率。在一個或多個實施例中，也可以該第一及/或第二頻率供應不同量的功率。在使用此等離子體脈衝法來將該襯底溫度維持或冷卻至-50°C和100°C之間的一個或多個實施例中包含將襯底置於等離子體反應器的腔室內，並通入含氫氣、氧氣或稀有氣體的氣體至該腔室內。之後以第一頻率供應功率至該反應器以在該腔室內產生第一等離子體。然後以第二頻率供應功率以在該腔室內產生第二等離子體。此類實施例也可以與該第一及第二頻率不同的頻率供應功率。在一個或多個實施例中，以該第一或第二頻率供應的功率量可不同，並且可關於所述頻率的一個或兩者周期性增加或減少或保持固定。也可控制以該第一或第二頻率供應的功率量的改變率以調節或降低該襯底的溫度。在另一個實施例中，可通過流通冷卻或對流氣體至該反應腔室內，經由氣體對流將該襯底溫度保持在或冷卻至_50°C和100°C之間。在一個或多個實施例中，冷卻氣體可流經該襯底頂部而非該襯底背側。在此類實施例中，可調整該腔室以提供另一個氣體入口，使該冷卻氣體流入該腔室內以冷卻該襯底。在一個或多個實施例中，可設置該入口以使該冷卻氣體可毗鄰該襯底表面流動。在一個或多個實施例中，該冷卻氣體是惰性氣體，所述惰性氣體從冷卻氣源供應至該腔室。在一個或多個實施例中，該惰性氣體是諸如氦氣、氬氣及周期表第8族內的其他惰性元素這樣的傳導氣體。圖4示出圖1的反應器11，更包含與該腔室10的內部空間耦接的冷卻氣體輸送系統29。該冷卻氣體輸送系統29由冷卻氣源82供應，並且該冷卻氣體輸送系統29流通冷卻氣體至該腔室10內。在一個或多個實施例中，該冷卻氣源可包含氦氣瓶。在具體實施例中，該冷卻氣源可包含稀有氣體混合氣體瓶。冷卻流量控制閥80經耦接至該冷卻氣源82。 在圖4所示實施例中，該冷卻氣體經供應至該腔室並以所示方向毗鄰該襯底流動，以冷卻襯底溫度。根據本發明的一個或多個實施例，可使用多種方法在疊層中形成氧化物層，例如柵氧化物疊層。圖5描繪利用兩個柵疊層241、242和襯底203之間的空間形成的溝槽250，如圖2A至圖2B所示。所述柵疊層241、242可如上面參考圖2A至圖2B及/或薄膜疊層240 所示形成。該襯底203也可包含在此參考圖2A至圖2B所述的材料。在圖5中，氧化物層 231經形成在該襯底203上的所述柵疊層241、242及該溝槽250上方。利用不包含冷卻該襯底的傳統處理技術，在諸如關於圖1所述的反應器11這樣的等離子體反應器內形成該氧化物層。發明人已確定了通過將該襯底保持在約-50°C至100°C範圍內，能夠改善利用低溫氧化法形成的薄膜或氧化物層的共形性。在一個或多個實施例中，能改善共形性而使所述側壁上和該溝槽上的二氧化矽層厚度之間的比例高於至少75%。圖5示出利用根據現有技術的等離子體氧化工藝形成的氧化物層231。圖5具體示出柵長度為65納米並且間隔為65納米的淺溝槽隔離或「STI」結構的底部溝槽。圖5的氧化物層231經沉積在形成在兩個諸如圖2B所示的薄膜疊層240這樣的薄膜疊層之間的溝槽250內。該溝槽250由兩個側壁251、252限定。半導體結構200通常包含多個諸如圖 2B所示的薄膜疊層，在薄膜疊層之間具有溝槽250。形成在圖5所示溝槽250內的氧化物層231在該溝槽250底部處的厚度大於在所述側壁251、252處的厚度。圖5的矽結構是通過利用快速熱氧化法生長厚度75埃的隧道氧化物，然後生長厚度1200埃的摻雜的多晶矽層而形成的。利用低壓化學氣相沉積或「LPCVD」工藝在該多晶層上形成厚度50埃的高溫氧化物或「ΗΤ0」層以及最終厚度400埃的氮化矽層。所形成結構的高度大約是340-380納米。該柵長度和間距是65納米。該氧化物層231在所述側壁251、252處的厚度為介於1. 9納米和2. 1納米之間。 形成在該襯底203上該溝槽250底表面處的氧化物層231的厚度約為3. 2納米。該氧化物層231的共形性，也就是所述側壁251、252處該氧化物層231的厚度與該襯底203上的厚度之間的比例為在從約0. 59至0. 66的範圍內。圖6A示出形成在與圖5所用的相同類型的襯底及結構上的氧化物層232，但是，形成該氧化物層232的方法包含利用ESC冷卻或保持該襯底203的溫度，如在此所述。該襯底203置放在腔室內ESC上，如此說明書內他處所述，並且在等離子體氧化工藝期間，該襯底203背側或該襯底與該ESC接觸的一側是利用氦氣冷卻。在圖6A所示實施例中，該氧化物層232是通過室溫等離子體氧化工藝利用約2000瓦的源功率及含有80%氫氣並且總流速為200sCCm的工藝氣體而形成的。用於該ESC內的氦冷卻氣體經設定在4t時間，並且該襯底經冷卻至從約30°C至約50°C範圍內的溫度。所形成的氧化物層232在所述側壁251、252處的厚度為介於2. 5納米和2. 7納米之間。該氧化物層232在該溝槽250底表面處的厚度是2. 7納米。該氧化物層232的共形性為介於0. 93和1.0之間。參見圖6B，利用在此所述的等離子體脈衝法在與圖5所用的相同類型的襯底及結構上形成氧化物層233，以保持或冷卻該襯底溫度。如在此其他處所述，RF等離子體源功率信號是通過循環供應至該反應器的功率來脈衝的。利用巨脈衝工藝(macro-pulsing process)根據如下方案(recipe)開關該等離子體功率開啟4次持續25秒以及關閉4次持續120秒。運用使用2000瓦的功率源的RT去耦等離子體氧化或「DP0」腔室來形成該氧化物層。用來形成該氧化物層的工藝氣體包含80%的氫氣，並且以約200Sccm的流速流入該腔室內。該襯底溫度經冷卻至從約20°C和約-30°C範圍內的溫度。
所形成的氧化物層233在所述側壁251、252處的厚度是2. 8納米。該氧化物層 233在該溝槽250底表面處的厚度是3. 1納米，產生0. 90的共形性。如上面結果清楚示出， 發現在等離子體氧化期間將該襯底溫度保持在或冷卻至約-50°C和100°C範圍內的溫度可產生共形的氧化物層。本說明書整篇 所提到的「一個實施例」、「某些實施例」、「一個或多個實施例」或「實施例」表示結合該實施例所描述的特定特徵、結構、材料、或特性包含在本發明的至少一實施例中。因此，本說明書整篇各處的例如「在一個或多個實施例中」、「在某些實施例中」、「在實施例中」或「在一個實施例中」等句子的出現並不必定指本發明的相同實施例。此外，該特定特徵、結構、材料、或特性可在一或多個實施例中以任何適當方式組合。不應將上述方法的描述順序視為限制性，並且所述方法可不依照順序或以有省略或添加的方式使用所述操作。應理解上面描述旨在說明，而非限制。在審視上面說明後，對本領域的技術人員而言，許多其他實施例會是顯而易見的。因此，本發明的範圍應參考附屬權利要求書，連同權利要求書賦予等效物的完整範圍做判定。
權利要求
1.一種在半導體襯底上處理氧化物層的方法，所述方法包含將欲氧化的襯底置於等離子體反應腔室內的襯底支撐件上，所述等離子體反應腔室具有離子產生區；通入工藝氣體至所述腔室內；以及在所述等離子體反應腔室的所述離子產生區內產生等離子體，以在所述襯底上形成氧化物層，所述氧化物層具有水平表面厚度及側壁厚度，同時主動冷卻所述襯底至約-50°C至 100°C範圍內的溫度。
2.根據權利要求1所述的方法，其中襯底溫度在所述氧化物層形成期間經主動冷卻至約-25 °C至75 °C範圍內的溫度。
3.根據權利要求1所述的方法，其中襯底溫度在所述氧化物層形成期間經主動冷卻至約0°C至50°C範圍內的溫度。
4.根據權利要求1所述的方法，其中主動冷卻襯底溫度包含使冷卻劑流動通過所述襯底支撐件。
5.根據權利要求4所述的方法，其中所述襯底支撐件包含表面，所述表面具有多個冷卻導管，並且主動冷卻所述襯底溫度包含使所述襯底與所述襯底支撐件的表面接觸。
6.根據權利要求5所述的方法，其中所述襯底支撐件更包含一系列通道，所述一系列通道供應冷卻劑至所述多個冷卻導管。
7.根據權利要求4所述的方法，其中主動冷卻所述襯底溫度包含流動對流氣體至所述反應腔室內。
8.根據權利要求7所述的方法，其中所述對流氣體包含氦氣。
9.根據權利要求7所述的方法，其中所述對流氣體包含約500sCCm至約3000sCCm範圍內的流速。
10.一種在半導體襯底上形成氧化物層的方法，所述方法包含將欲氧化的襯底置於等離子體反應器的腔室內襯底支撐件上，所述腔室具有離子產生區；通入工藝氣體至所述腔室內；以及在所述腔室的所述離子產生區內產生等離子體，以在所述襯底上形成氧化物層，同時主動冷卻所述襯底至低於約iocrc的溫度。
11.根據權利要求 ο所述的方法，其中所述等離子體包含氧物種，並且主動冷卻所述襯底增加所述氧物種的粘附係數。
12.根據權利要求10所述的方法，其中主動冷卻所述襯底包含流動對流氣體至所述反應器。
13.根據權利要求10所述的方法，其中主動冷卻所述襯底包含在所述襯底和所述襯底支撐件之間循環冷卻劑。
14.根據權利要求13所述的方法，其中所述冷卻劑包含氦氣。
15.根據權利要求14所述的方法，其中所述冷卻劑更包含第二稀有氣體。
全文摘要
本發明公開在半導體襯底上形成氧化物層的方法和設備。在一個或多個實施例中，利用等離子體氧化法通過將半導體襯底溫度控制在低於約100℃來形成共形氧化物層。根據一個或多個實施例的控制半導體襯底溫度的方法包含使用靜電夾盤以及冷卻劑和氣體對流。
文檔編號H01L21/205GK102301459SQ201080005910
公開日2011年12月28日 申請日期2010年1月28日 優先權日2009年1月28日
發明者克里斯多福·S·奧爾森, 橫田義孝, 約翰內斯·F·斯溫伯格, 阿古斯·S·查德拉 申請人:應用材料公司