不需要外部控制的採用數字相位鎖定的時鐘提取設備的製作方法

2023-05-19 15:04:56 4

專利名稱：：不需要外部控制的採用數字相位鎖定的時鐘提取設備的製作方法不需要外部控制的採用數字相位鎖定的時鐘提取設備本發明涉及時鐘提取設備，尤其是涉及從稱為接收到的信號的基帶串行信號提取時鐘和數字數據的設備，所述接收到的信號表示數字數據並使用具有至少基本上相應於標稱頻率fo的時鐘位頻率fsr的時鐘信號編碼。在很多應用中，且特別是在相應於非常高的流量(高於500Mbits/s，可能高於10Gbits/s，對於SONETOC-768和SDHSTM-256標準可能一直高到40Gbits/s且在未來可能非常大地超過這些值)的非常高的頻率的領域(標稱頻率fn高於500MHz，可能高於10GHz，目前可能一直高到40GHz且在未來甚至非常大地超過這些值)中，在基帶串行鏈路傳輸信道(其實現技術可為任何一種電子、光學、射頻等)上傳輸合併與時鐘信號混合的數字數據的信號，以便避免必須在兩個不同的信道上傳輸這兩種信息。這允許避免信號路徑長度的任何繁雜的配對。使用這樣的信號，在接收器級，必須一方面從具有模擬性質的接收到的信號提取數字數據值，而另一方面提取相應於這些數據的時鐘信號。為了獲得數據值，從預先提取自數據的時鐘信號對接收到的信號採樣。用於實現這樣的時鐘和數據提取設備的更常用的解決方案在於使用包括稱為PLL的至少一個鎖相環的電路，鎖相環在產生相應於接收到的信號的上升沿和下降沿的脈衝的電路的輸出處主要包括相位比較器，相位比較器通過環路濾波器向稱為VCO的壓控振蕩器發送設定點信號。VCO向判決觸發電路提供內部時鐘信號，判決觸發電路組成從接收到的信號提取數據的採樣電路。使用弛張振蕩器或LC網絡振蕩器、相位/頻率比較器和高頻數字分頻器的這些傳統PLL電路具有各種缺點。它們與極高流量的連接不相容；需要外部頻率參考；需要通過必須出現在接收到的信號中的數據前同步碼在啟動時同步，這在某些應用中是不可接受的；表現出對功能和實現的優化的複雜性、必須考慮的很多相互依賴和矛盾的參數，尤其是在涉及相位/頻率比較器電路的方面；具有非常大的能量損耗；其模擬實現強烈地依賴於所實現的半導體器件的製造技術等。因此，用於實現時鐘提取功能的PLL電路的實現方法需要擁有相當多的經驗和相當多的技能的模擬電路專家的介入，且另一方面，需要重要的發展時期在技術的每次發展時定期重複，從在工業規模上目前的使用限制的觀點來看，這不是可接受的。用於實現時鐘提取的另一已知的解決方案基於稱為DLL的延時鎖相環的使用。然而這些電路就涉及接收到的信號而言需要特定的代碼，其特別具有用於形成每個詞中的基準轉換的開始位和結束位(這減小了數據可達到的最大傳輸頻率，一般對於8位有效數據和代碼例如8B/12B減小了33%)。此外，恢復的數據表現出可能導致不可忽略的誤碼率的相對明顯的相移(抖動)。這樣的DLL電路也對接收到的信號上的噪聲非常敏感。最後，通過數字部件實現的該技術很難與非常高的傳輸速度相容。FR2838265提出了一種解決方案，其在於使用注入振蕩器，即，注入鎖定到在開環電路中接收到的信號的邊沿的頻率上的振蕩器。為了完成此，注入振蕩器是使用MOS電晶體的耦合對的負電阻振蕩器，並接收在接收到的信號的時鐘位頻率fsr處計時的同步脈衝信號，該脈衝信號由同步脈衝發生器發出。如果脈衝信號的頻率在其工作範圍，即，鎖定範圍內，則具有自由時鐘頻率fos的該注入鎖定振蕩器可自行對脈衝信號進行鎖定。因此提供了時鐘信號，其頻率確切地相應於時鐘位頻率fsr。然而，接著提出的問題也確保振蕩器所提供的時鐘信號相對於接收到的信號在相位上同步。由於這個原因，我們知道由振蕩器引起的相移與振蕩器的輸入處的信號的頻率和振蕩器的本徵頻率fos之間的差異成比例。因此，可考慮在設計電路時根據接收到的信號的時鐘位頻率fsr來調節振蕩器的本徵頻率的值。但該解決方案在該時鐘位頻率fsr的值正好不是精確地已知的方面保持不完善(這構成需要在接收器中存在時鐘提取電路的主要的初始技術問題)。此外，它在任何情況下需要對每個應用調節電路。如果這樣的調節在實驗室原型的背景下是可接受的，則在這樣的電路的大部分工業應用中是不可接受的。FR2838265提出了通過設想判決邏輯來解決相移的問題，以在根據不同的偏移時間偏移的多個採樣觸發電路所提供的不同值中選擇關於接收時鐘信號的脈衝的一個值。在實踐中證實，該解決方案不是在所有情況下都真正有效。US6924705也描述了PLL電路，其包括數字相位探測器、電荷泵和控制壓控振蕩器的環路濾波器，壓控振蕩器通過倍頻器接收輸入數據信號。除了沒有指定數字相位探測器的實際實現方法以外，該電路還具有不能完全在數字形式下實現的缺點，因為電荷泵和環路濾波器是模擬類型的部件。因此，符合該文件的電路實現方法實際上嚴格地依賴於所實現的半導體技術，且不能在預先不需要新的電路設計的情況下簡單和快速地適應於另一半導體技術。此外，具有在的可接受的輸入頻率的小範圍且不自動適應於接收到的信號的該電路需要振蕩器的自由頻率和不同線路之間的傳播延遲差的外部手工調節，特別是這允許提取數據，且這允許提取時鐘。因此，在發展時期應減到最少的應用中，和/或在必須能夠從一種半導體技術頻繁地移到另一種的應用中，和/或在接收到的信號的頻率可在很大值域內變化的應用中，在該文件中描述的電路不是在工業規模上利用的目標。US5671259描述了包括諧振電路和數字鎖相環的時鐘提取電路，諧振電路使用安裝在印刷電路上的分立的部件實現，而數字鎖相環包括能夠形成調節諧振電路的頻率的控制信號的計數電路。這樣的諧振電路的功能與集成電路的實現不相容(在該技術中的部件的品質因子非常不足)，且只能夠達到不高的工作頻率(對於進入的數據的時鐘控制大約為2MHz)。此外，使用這樣的諧振電路，在數據信號中沒有轉換時，振蕩在幾個周期之後消失，以便這種電路不與在某些周期上呈現很少或沒有轉換的數據信號相容。另外，在該文件中，輸入信號的相位可或多或少地在四分之一位上改變，即，在鎖相環不起作用的情況下的二分之一位的絕對變化，以便檢測不到在0%和50%之間的隨機相移。此外，計數電路是20位計數器，只有8個最高有效位用於控制諧振電路。這樣的非常高的濾波(4096個連續相移的差在引起調節之前是必須的)實際上是完全無效的。特別是，與該文件指出的相反，不能以任何方式解決在輸入信號中存在的可能的隨機相移。因此，儘管很長時間以來對這些時鐘提取電路進行了深入的研究，但能夠提出簡單的解決方案的需要持續，該解決方案在這些電路的大部分當前實際應用中與工業規模上的大量利用相容，包括具有極高流量一尤其是高於500Mbit/s—和/或極高頻率一尤其是高於500MHz—的連接的應用，其能量消耗是可接受的，且其既不需要外部調節也不需要特定的設計，由於其設計與所實施的實現技術無關，每個被製造的電路必須被調節，以及其極好地保持與輸入數據信號同相，同時與各種各樣的這樣的輸入數據信號相容，包括當後者具有呈現很少轉換或沒有轉換或很多隨機相移的周期時。本發明因此目的在於提出這樣的解決方案。發明人事實上確認，藉助於特定的結構，第一次提出時鐘提取設備，特別是時鐘和數據提取設備是可能的，該時鐘提取設備具有這些優點，特別是其實現起來非常簡單，"自動調節"(即，不需要任何外部手工調節)，同時在與各種各樣的輸入數據信號相容時具有寬鎖定範圍和非常小的誤碼率。本發明目的也在於提出這樣的設備，其對接收到的信號的質量的變化較不敏感，特別是其與可具有可變轉換密度的信號和噪聲相容。本發明目的也在於提出這樣的設備，其幾乎可完全在數字部件的形式下實現，尤其是其鎖相環在數字部件的形式下完整地實現。事實上，發明人確定，這一方面導致接收到的信號的可接受的頻率的更寬範圍，另一方面導致設備實現的簡單性，特別是以簡單和快速的方式從一種半導體技術移到另一種的可能性。每個電路的設計可從標準功能庫執行，而不需要特定部件的完善，與以前的設備相反(例如，在PLL電路中的壓控門或PLL電路的模擬部件)。在全文中，"數字部件"表示具有至少一個輸入端和/或輸出端的任何電子部件，每端傳送狀態可在多個分立的狀態，特別是1和0中間變化的信號，而相應信號的實際模擬值對部件或其被集成到的電路的功能沒有影響。另外，在全文中，部件的術語"輸入"和"輸出"表示連接端或分別接收或發送唯一的信號的一組連接端。除非補充的精確性，與並行信號一樣，應用於輸入或通過輸出發送的信號因此也可能正好是串行信號，或可能由一條單獨的信道或幾條信道組成(特別是在差分類型的結構的情況下)。本發明因此涉及從稱為接收到的信號的基帶串行信號提取時鐘的設備，接收到的信號表示數字數據並使用具有時鐘位頻率fsr的時鐘信號編碼，該設備包括-接收從接收到的信號產生的且在時鐘位頻率fsr處計時的信號並在至少一個時鐘輸出上發送稱為接收時鐘信號的時鐘信號的電路，接收時鐘信號至少與接收到的信號的時鐘位頻率基本上同步和同相，-鎖相環，其包括-第一輸入，其連接到發送接收時鐘信號的電路的時鐘輸出，-第二輸入，其從接收到的信號所產生的信號提供信號，-數字相位探測器，其包括連接到第一和第二輸入並在至少一個輸出上發送稱為相位狀態信號的數位訊號的超前-滯後探測器，相位狀態信號表示接收時鐘信號和接收到的信號之間的相移和該相移的方向，-輸出，其發送稱為控制信號的信號，連接到發送接收時鐘信號的電路的稱為控制輸入的輸入，所述控制輸入適合於使得接收時鐘信號的頻率的值依賴於在所述控制輸入上接收的控制信號的值，-稱為計數電路的電路，其具有連接到所述數字相位探測器的所述輸出的輸入，所述計數電路適合於關於當時由相位探測器發送的數位訊號的相對值的變化通過數字計數/倒計數實現至少一個濾波，並發送以數字形式的控制信號，所述控制信號的值是該濾波的結果的函數，控制信號的該值適合於將接收時鐘信號的頻率值設定為等於接收時鐘信號的時鐘位頻率fsr的這樣被濾波的值，該設備特徵在於-發送接收時鐘信號的所述電路是數字控制的注入鎖定振蕩器，所述注入鎖定振蕩器包括數字控制輸入，所述數字控制輸入適合於接收由所述鎖相環發送的以數字形式的控制信號，且使得所述振蕩器的本徵頻率fos的值依賴於在所述控制輸入上接收到的控制信號的值，-所述鎖相環包括具有相應地連接到超前-滯後探測器的輸出的至少一個輸入並在至少一個輸出上發送稱為經濾波的相位狀態信號的數位訊號的電路，-在接收到相應於接收到的信號的N個連續數據位的大於1的預定數量N個連續相同的輸入值之後具有第一相對值，所述超前-滯後探測器為所述接收到的信號探測在相同方向上的相移，-在接收到相應於接收到的信號的N個連續數據位的N個連續相同的輸入值之後具有第二相對值，所述超前-滯後探測器為所述接收到的信號探測在另一方向上的相移，-在其它情況下具有第三相對值，以便對於在接收時鐘信號的邊沿和接收到的信號的相應數據位之間的所述接收到的信號的N個連續數據位，經濾波的相位狀態信號的相對值表示在相同方向上的相移的存在和該相移的方向。本發明也擴展到包括根據本發明的時鐘提取設備的時鐘和數字數據提取設備。根據本發明的時鐘和數字數據提取設備此外還包括使用接收時鐘信號對接收到的信號採樣的電路，該採樣電路具有稱為信號輸入的連接到接收輸入的第一輸入以及稱為時鐘輸入的連接到注入鎖定振蕩器的時鐘輸出的第二輸入，該採樣電路適合於在至少一個數據輸出上發送由所述接收到的信號傳輸的數字數據，且特徵在於該設備包括至少一個相移電路，所述相移電路適合於在信號輸入和採樣電路的時鐘輸入之間引入恆定相差，從每個相移產生的這兩個輸入之間的總相差適合於保證信號輸入處的信號和時鐘輸入處的信號的相位對齊。有利地且根據本發明，超前-滯後探測器適合於在第一輸出上發送表示在接收時鐘信號和接收到的信號之間的相位超前的存在的數位訊號，並在第二輸出上發送表示在接收時鐘信號和接收到的信號之間的相位滯後的存在的數位訊號。有利地且根據本發明，超前-滯後探測器適合於對在接收時鐘信號的上升沿和下降沿上接收到的信號採樣。更具體地，有利地且根據本發明，超前-滯後探測器適合於實現雙採樣，一個採樣與接收時鐘信號的邊沿同相，另一採樣與接收時鐘信號的邊沿正交，以便確定接收到的信號的中間狀態。另外，有利地且根據本發明，根據本發明的設備特徵在於，發送經濾波的相位狀態信號的所述電路是判決變換器。在本發明的一個實施方式中，N=2。然而根據期望的濾波水平可選擇任何其它值。事實上，這樣的判決變換器具有從數字相位探測器所探測到的相移的相對值開始實現第一類型的濾波的作用。該第一濾波能夠將隨機相移比作噪聲，因為只有一系列N個相同的相移狀態將對判決變換器的輸出有影響。一般，該第一濾波能夠避免考慮非永久隨機相移的現象，例如"抖動"現象。特別是，應注意，在相同方向上呈現相移的、包括可一直到N-1的多個數據位的數據位系列不更改經濾波的相位狀態信號的值。另外，有利地且根據本發明，所述計數電路包括稱為累加器電路的至少一個電路，累加器電路包括接收從超前-滯後探測器所發送的每個相位狀態信號產生的數位訊號的至少一個輸入，該累加器電路適合於發送稱為計數/倒計數信號的數位訊號，所述計數/倒計數信號的相對值表示在累加器電路的輸入上存在的相對值的累加的接收。有利地且根據本發明，所述計數電路連續地包括判決變換器和累加器電路，所述累加器電路適合於累加判決變換器所發送的經濾波的相位狀態信號的相對值。在根據本發明的設備中，結合上述第一類型的濾波，或在變化形式中，另一類型的濾波可由所述計數電路實現。因此，有利地且根據本發明，累加器電路具有並行輸出，並適合於在該並行輸出上發送並行數字計數/倒計數信號，且注入鎖定振蕩器包括並行數字控制輸入，該並行數字控制輸入包括低於累加器電路的並行數字輸出的位的多個位，累加器電路的並行數字輸出的高加權位的一部分連接到注入鎖定振蕩器的並行數字控制輸入的位，以便計數電路所發送的控制信號由所述計數/倒計數信號的高加權位的所述部分形成。因此，控制信號的值只從當累加器電路對預定閾值數量M個數據位計數/倒計數時開始更改，所述數據位在接收時鐘信號的邊沿和接收到的信號的相應數據位之間具有在相同方向上的相移。在根據本發明的一個實施方式中，累加器電路的並行數字輸出包括例如8或9位，而注入鎖定振蕩器的並行數字輸入包括5位，只有累加器電路的並行數字輸出的5個高加權位連接到注入鎖定振蕩器的並行數字控制輸入的5位。因此，控制信號只從當累加器電路探測到其在輸入接收到的相對值的至少等於lll(二進位值)的累加(表示在相同方向上的相移)的不平衡時開始更改。所述累加器電路可由一個或多個加法器和/或由一個或多個計數器實現。應注意，由於計數和倒計數的功能，觸發控制輸出的更改的相同相移的一系列數據位的M個數據位不一定都是連續的。例如，相反它們可能被沒有被探測到的任何相移的數據位分離，甚至被具有在相反方向上的相移的數據位分離，以後被其它隨後的數據位補償。第二類型的濾波因此探測到至少M個數據位上的一般相移。只保留累加器電路的並行數字輸出(高加權)位的一部分以代替注入鎖定振蕩器的控制信號的事實因此允許實現具有與第一種濾波稍微不同的特徵的第二種濾波。不管怎樣，對相移的變化實現的該濾波根據對控制環路期望的動態響應被適應。在根據本發明的設備的實施方式的變形中，其中這兩種濾波結合起來被連續地使用，可在兩個連續級中實現此濾波的事實特別允許減小累加器的工作頻率，這便於其在高頻處的實施，其中一個級由判決變換器形成，另一級由累加器電路形成。此外，第一種濾波允許當數據呈現隨機相移(抖動)時最小化在高頻處控制信號的變化的風險，而所述累加器電路以前對相同相移的多個連續數據位倒計數，該相移接近於觸發控制信號的改變的閾值。為了避免在高頻處變化的這種現象，當超過所述閾值時，也可能藉助於串聯的幾個加法器和/或幾個計數器使用再加載中間值例如中值的設備來實現累加器電路，以便累加器電路從該中間值重新開始計數/倒計數。從判決變換器的結構和/或累加器電路與注入鎖定振蕩器的數字控制輸入之間的連接產生的此數字濾波允許在鎖相環中省去任何特定的濾波分在有利的實施方式中且根據本發明，注入鎖定振蕩器的數字控制輸入連接到包括多個開關的電路，每個開關與集成到振蕩器的電路中的至少一個電容器串聯連接，以便更改其本徵頻率。有利地且根據本發明，數字控制輸入的每個位連接到所述開關之一。此外，有利地且根據本發明，時鐘提取電路此外還包括稱為同步脈衝發生器的電路，同步脈衝發生器在接收到的信號的邊沿的頻率處產生電流脈衝信號，並適應注入鎖定振蕩器的功能，該同步脈衝發生器適合於在唯一地連接到注入鎖定振蕩器的電流輸入的唯一輸出上發送電流脈衝信號。該同步脈衝發生器所發送的電流脈衝適應於注入鎖定振蕩器的輸入，以便確保其功能，即，振蕩器對時鐘位頻率fsr的鎖定。另外，在本發明的範圍內可使用任何類型的注入鎖定振蕩器。這可特別涉及RC類型的弛張振蕩器或具有電流源的振蕩器、具有邏輯門或耦合發射器的不穩定振蕩器、環形振蕩器、文氏電橋、相移或LC準正弦振蕩器、Colpittd、hartley、Clapp、Pierce振蕩器或LC諧振電路負電阻振蕩器、傳輸線振蕩器或石英型諧振振蕩器、表面波諧振振蕩器、集成的MEMS或壓電振蕩器等。然而，有利地且根據本發明，注入鎖定振蕩器是由LC諧振電路形成的類型。這樣的振蕩器特別具有最小化內在相移(抖動)的優點。更具體地，有利地且根據本發明，注入鎖定振蕩器包括兩個分支，每個分支包括一個負電阻場效應電晶體，這兩個電晶體根據差分拓撲被耦合。這可涉及例如在FR2838265中描述的振蕩器。本發明因此能夠在時鐘提取設備尤其是時鐘和數字數據提取設備的設計中帶來決定性的優點，同時允許基於注入鎖定振蕩器的電路在工業規模上的開發。特別是，根據本發明的設備沒有電荷泵和環路濾波器，且更一般地在鎖相環中沒有模擬部件。因此，在根據本發明的設備中，鎖相環可用完全數字的同類設計簡單而快速地發展。根據本發明的設備也完全是自主的，即，不需要任何外部手工或其它調節，也不需要任何校準。因此，有利地，根據本發明的設備沒有任何外部手工調節裝置。另外，該自主性以較大的實現簡單性獲得。根據本發明的設備也不需要外部頻率參考的存在，且這與傳統PLL相反。此外，幾個數據位足以確保作啟動時同步。由於其非常大的簡單性，根據本發明的設備的結構允許使用能量消耗少的非常少的基本部件(因此有減小的總表面和更低的總消耗)來實現。根據本發明的設備也可用數位技術設計，尤其是涉及鎖相環的技術，而不需要擁有相當多的技能的設計人員的介入(與以前基於PLL的設備相反，在該設備中特別難以實現在高頻處運行的相位/頻率比較器)。使用符合簡單設計的本發明的設備，也可能達到接近於半導體技術提供的限制的傳輸速度。在特定情況下可能達到比使用以前基於PLL或DLL的電路明顯更高的傳輸速度。此外，可能使用任何半導體技術(CMOS、雙極、SiGe等)來實現根據本發明的設備。與基於DLL的電路相反，根據本發明的設備對接收到的信號上的噪聲較不敏感，且數據的編碼具有類似於傳統PLL的擴展率的擴展率，即，比DLL所需要的擴展率低得多。另外，考慮到鎖相環的簡單性和有效性，在根據本發明的設備中，振蕩器的本徵頻率fos總是等於接收時鐘信號的時鐘位頻率fsr，因此振蕩器所發送的時鐘信號和接收到的信號之間的相移是固定的。然而，組成設備的其它元件的總體可在採樣電路的兩個輸入之間引起恆定相移，確定採樣電路的這兩個輸入之間的恆定結構性差分相位滯後是可能的。因此，提供一個(或多個)相移電路以保證採樣電路的兩個輸入之間的相位對齊就足夠了，而不需要任何外部調節，以便根據本發明的設備可自主和穩定地以大鎖定範圍運行。此外，在根據本發明的設備中，採樣電路可由簡單的D觸發電路組成。應注意，在這方面，相移電路另外被設置成有時必須在電路例如相位比較器的輸入處設置的可能的相移電路，以補償由這種電路的某些結構引入的相移。這樣的相移電路需要它提供的相位比較器的功能，在功能上不同於根據本發明的設備的相移電路，其功能是引入補充相移以補償採樣電路的兩個輸入之間的總相移。有利地，根據本發明的設備在合併至少一個注入鎖定振蕩器的至少一個集成電路的形式下實現。根據本發明的時鐘和數字數據提取設備適合於能夠以高於500MHz的時鐘位頻率fsr運行。因此，本發明第一次允許獲得時鐘提取電路，尤其是時鐘和數字數據提取電路，其是非常自主和穩定，可為在工業規模上在很多應用中利用的目標。本發明也涉及時鐘提取電路，尤其是時鐘和數字數據提取電路，其以上文或下文提到的特徵的全部或部分結合為特徵。在其它目的中，在閱讀了隨後作為非限制性的實例給出並參考附圖的描述時，本發明的特徵和優點將明顯，其中-圖1是示出根據本發明的第一實施方式的時鐘和數字數據提取設備的一般功能概略圖，-圖2是圖1的設備的超前-滯後探測器的實施方式的功能概略圖，-圖3是圖1的設備的判決變換器的實施方式的功能概略圖，-圖4是示出可在根據本發明的設備中使用的注入鎖定振蕩器的實施方式的示意圖，-圖5是示出可在圖1的設備中使用的8位加法器的示例性實施方式的示意圖，-圖6是示出可用於實現圖5的加法器的2位累加器的示例性實施方式的示意圖，-圖7是示出在圖4的振蕩器的數字控制輸入處的電容組的實施方式的示意圖，-圖8是示出根據本發明的設備的計數電路的第二實施方式的示意圖，-圖9是示出根據本發明的設備的計數電路的第三實施方式的示意圖，-圖10是示出根據本發明的設備的計數電路的第四實施方式的示意圖。圖1所示的根據本發明的時鐘和數字數據提取設備在稱為接收輸入10的主要輸入上接收稱為接收到的信號的信號，該接收到的信號是表示數字數據D的基帶串行信號並使用具有時鐘位頻率fsr的時鐘信號被編碼。通常，該接收到的信號是在基帶串行鏈路傳輸信道上接收的NRZ類型(不歸零)的編碼信號。該傳輸信道可由單個電導線或單個光纖或單信道射頻鏈路(非差分信號)形成。然而本發明也可應用在差分傳輸類型的接收到的信號的情況中，傳輸信道因而包括傳輸相位相反的兩個分量的兩條線。本發明也可應用於接收到的信號的其它類型的編碼，例如NRZI(不歸零就反向)。接收輸入10連接到分支節點11，分支節點11並行地連接兩個分支，即，根據本發明並在時鐘輸出13上產生稱為接收時鐘信號H的時鐘信號的第一時鐘提取分支12和包括使用接收時鐘信號H對接收到的信號採樣的電路15的另一第二分支14，接收時鐘信號H與接收到的信號的時鐘位頻率fsr同步並同相，該採樣電路15適合於在數據輸出16上發送接收到的信號所傳輸的數字數據。時鐘提取電路12包括由同步脈衝發生器20提供信號的注入鎖定振蕩器19，同步脈衝發生器20具有連接到接收輸入10的節點11的輸入21。同步脈衝發生器20具有唯一地連接到注入鎖定振蕩器19的電流輸入23的唯一輸出22(其在差分拓撲的情況下可由兩條線形成)。同步脈衝發生器20所提供的電流脈衝信號適應注入鎖定振蕩器19的功能，且在接收到的信號的數據D的邊沿的頻率處被計時。整體可例如被實現為如FR2838265所述的。特別是，注入鎖定振蕩器19因此具有從振蕩的自由振蕩頻率fos所確定的對稱LC諧振電路形成的類型，並配備兩個交叉的分支，每個分支包括一個負電阻場效應電晶體，這兩個電晶體因此根據差分拓撲被耦合。注入鎖定振蕩器19具有發送與接收到的信號的時鐘位頻率同步且同相的時鐘信號的時鐘輸出29。採樣電路15包括由第二分支14連接到接收輸入10的稱為信號輸入17的第一輸入，以及連接到時鐘提取電路12的時鐘輸出，g卩，振蕩器19的時鐘輸出29的稱為時鐘輸入18的第二輸入。採樣電路15可由簡單的觸發電路D形成。注入鎖定振蕩器19另外包括稱為控制輸入24的輸入，其適合於使得振蕩器的本徵頻率fos的值取決於在該控制輸入24上接收的數字控制信號的值。控制輸入24是數字並行輸入，其在所示實例中包括5位24a、24b、24c、24d、24e。振蕩器19可從任何類型的振蕩器實現，因為它可適合於具有如下所述的數字控制輸入24。這可特別涉及RC類型的弛張振蕩器或具有電流源的振蕩器、具有邏輯門或耦合發射器的不穩定振蕩器、環形振蕩器、文氏電橋、相移或LC準正弦振蕩器、Colpittd、hartley、Clapp、Pierce振蕩器或LC諧振電路負電阻振蕩器、傳輸線振蕩器或石英型諧振振蕩器、表面波諧振振蕩器、集成的MEMS或壓電振蕩器等。振蕩器19例如被實現為如FR2838265所述的並由圖4示意性地表示。它因此具有從自由振蕩頻率fos所確定的對稱LC諧振電路形成的類型，並配備兩個交叉的分支40a、40b，每個分支分別包括負電阻場效應電晶體41a、41b，這兩個電晶體41a、41b因此根據差分拓撲被耦合。電晶體對41a、41b由對稱LC電路充電，對稱LC電路從分別施加在兩個電感42a、42b之間的極化參考電壓V2和從電流源47確定振蕩頻率，電流源47的輸出可能處於最低電位，且電流源47可簡單地由連接到電晶體41a、41b的兩個源極的連接節點的串聯電阻形成。每個電晶體41a、41b另外由藉助於串聯電阻48a、48b和並聯電容49a、49b施加於其漏極50a、50b的適當極化電壓VI極化。LC諧振電路的並聯電容由電容組43形成，每個電容分別與開關45a、45b、45c、45d、45e相關，每個開關接收振蕩器19的並行數字控制輸入24的位24a、24b、24c、24d、24e之一。並聯電容是相關的，以便在輸入24接收的數位訊號的增加的變化(一個單位)引起振蕩器19的振蕩頻率fos的相同值的變化Af。在圖7的實施方式中，每個開關45a、45b、45c、45d、45e插入相對於該開關串聯對稱地布置的相同值的兩個電容器44a'、44b'、44c，、44d，、44e，和分別44a"、44b"、44c"、44d"、44e"之間，這兩個電容器形成與開關相關的所述電容。每個開關45a、45b、45c、45d、45e由場效應電晶體形成，且電容的值等於2nx2C，n是被認為應用於數字輸入24a、24b、24c、24d、24e的數字控制信號的位b3、b4、b5、b6、b7的等級(0，1，2，3，4)，C是預定的電容值，且每個電容器44a，、44b，、44c，、44d，、44e，、44a"、44b"、44c"、44d"、44e"的電容值分別等於C、C、2C、2C、4C、4C、8C、8C、16C、16C，如圖7所示。變化步長Af的值被選擇得足夠小，優選地小于振蕩頻率fos的平均值的1%，尤其是大約為該平均值的0.3%。例如，對於大約10GHz的振蕩頻率，Af大約為30MHz。藉助於分別安裝在每個相應電晶體41a、41b的漏極50a、50b和柵極51a、51b之間的兩個二極體46a、46b，通過濾波電容52a、52b來控制振蕩器19的振蕩振幅。根據本發明的設備的時鐘提取電路12包括完全由數字部件形成的鎖相環25。該鎖相環25包括具有兩個輸入27、28的超前-滯後探測器26。超前-滯後探測器26的第一輸入27連接到振蕩器19的輸出29，以便接收由振蕩器在該輸出29上產生的接收時鐘信號H。第二輸入28連接到分支節點11，因而連接到接收輸入IO。因此，接收到的信號被發送到超前-滯後探測器26的第二輸入28。圖2示出超前-滯後探測器26的實施方式。該超前-滯後探測器26具有兩個並行數字輸出33a、33b，它在每個輸出上發送分別稱為相位狀態信號E和L的信號，相位狀態信號表示在兩個輸入27、28之間，g卩，在接收到的信號的數據D和振蕩器19所提供的接收時鐘信號H之間的相移的存在和方向。特別是，當超前-滯後探測器26的兩個輸入27、28上的信號同相時，分別在超前-滯後探測器26的並行數字輸出33a、33b上發送的信號E和L為零。超前-滯後探測器26的第一輸出33a是識別在兩個輸入27、28之間的相位超前的存在的1位數位訊號E。在所述實例中，該信號E在相位超前被探測到時等於l，而在兩個輸入27、28同相時等於0。超前-滯後探測器26的第二輸出33b是識別在兩個輸入27、28之間的相位滯後的存在的1位數位訊號L。在所述實例中，該信號L在相位滯後被探測到時等於l，而在兩個輸入27、28同相時等於0。在根據本發明的設備中可使用任何類型的數字超前-滯後探測器26。這可特另ll涉及Alexander元件(cf.J.D.H.Alexander"Clockrecoveryfromrandombinarysignals"ElectronicsLetters30octobre1975vol.11n°22)。因此，在圖2示出的實施方式中，超前-滯後探測器26由Alexander元件根據接收到的信號的雙採樣形成，第一次採樣與接收時鐘信號H同相，第二次採樣與該信號正交。超前-滯後探測器26因此包括接收所述接收到的信號和接收時鐘信號H的兩個D觸發電路61、62的第一級，正交偏移門65在其接收時鐘信號的一端在第一級的第二D觸發電路62的輸入處被插入。探測器26包括兩個D觸發電路63、64的第二級和兩個異或門66、67，以形成表示相移的信號。第一級的第二觸發電路61的輸出提供了表示接收到的信號的位n的同相採樣的信號DI(n)。連接到第一級的第一觸發電路61的後面的第二級的第一觸發電路63的輸出提供表示緊接著在所述接收到的信號中的所述位n前面的位n-l的同相採樣的信號DI(n-l)。第一級的第二觸發電路62的輸出提供表示在數據位n和n+l之間的正交採樣的信號DQ(n+l/2)。第二級的第二觸發電路64的輸出提供表示數據位n和n-l之間的正交採樣的信號DQ(n-l/2)。另外提供了兩個D觸發電路68、69，以形成允許信號與接收時鐘同步的輸出寄存器。下列表1是這樣的超前-滯後探測器26的實例的真值表表1:tableseeoriginaldocumentpage20tableseeoriginaldocumentpage21應注意，由超前-滯後探測器26形成的數字相位探測器能夠唯一地探測相移的存在及其方向，但不探測相移的振幅。超前-滯後探測器26的兩個輸出33a、33b分別連接到鎖相環的判決變換器電路30的兩個輸入32a、32b，判決變換器電路30的一個示例性實施方式在圖3中給出。判決變換器電路30能夠在兩端31a、31b在並行數字輸出上發送稱為經濾波的相位狀態信號的數位訊號，其具有根據相位狀態信號所採取的值的三個狀態，S卩，由超前-滯後探測器26為接收到的信號的每個數據位發送的超前信號E和滯後信號L。當判決變換器30在其輸入32a、32b上連續接收相應於接收到的信號的預定數量的連續數據位的預定數量的相同值時，它更改在其並行數字輸出上發送的經濾波的相位狀態信號的值，超前-滯後探測器26為所述接收到的信號探測在相同方向上的相移。經濾波的相位狀態信號例如是在兩位a0和al上編碼發送的二進位信號，每個位相應於兩個輸出端31a、31b之一。當所探測到的連續數據位的相移在第一方向上時，例如當接收時鐘信號H超前時，經濾波的相位狀態信號等於1，被值a0=l和al=0編碼。當所探測到的連續數據位的相移在另一方向上時，例如當接收時鐘信號H滯後時，經濾波的相位狀態信號等於-1，被值aOihl編碼。當數據位同相時，經濾波的相位狀態信號為零，被值a0=al=0編碼。因此，判決變換器30的功能是實現探測器26所探測到的相移的變化的濾波，以便只考慮在接收到的信號的大於1的N個數量的連續數據位中產生的相移。判決變換器30的功能也是將相位狀態信號E和L轉換成經濾波的相位狀態信號aO和al。判決變換器30首先包括兩個D觸發電路70、71的一級，其能夠相對於緊接著連續的位n的這些信號狀態E(n)、L(n)，存儲分別在其輸入32a、32b上接收的每個信號E和L的對位n-l的狀態E(n-l)、L(n-l)。判決變換器30此外還包括與門72、73以及或門74的兩級，在所示實例中，這些門能夠探測分別在其輸入32a、32b上接收的、在兩個連續數據位上保持相同的每個信號E和L的狀態。只需增加輸入D觸發電路和與門就足以增加判決變換器所採用的連續數據位的數量。另外提供兩個D觸發電路75、76，以形成能夠使在判決變換器30的輸出端31a、31b上發送的信號a0、al與接收時鐘同步的輸出寄存器。下列表2是N=2的判決變換器30的實例的真值表表2:E(n)E(n-1)L(n)"n-l)3130計數/倒計數信號的相對值觀測結論000000+0100000+0第一周期，其中E-1110001+1第二連續周期，其中E4110001+1第三連續周期，其中E4110000+0第一周期，其中E再次越過0000000+0001000+0第一周期，其中L4001111-l第二連續周期，其中L4001111-l第三連續周期，其中L4000100+0第一周期，其中L再次越過0000000+0判決變換器30的兩個輸出端31a、31b連接到鎖相環的加法器35的兩個輸入端34a、34b。該加法器35適合於累加經濾波的相位狀態信號的相對值+1、0、-1。在所述實例中，加法器35具有8位並行輸出36，其上應用累加的結果。根據本發明，不是輸出36的所有位都用於控制振蕩器19。事實上，只有在並行輸出36上發送的信號的高加權位36a用於組成由加法器2235發送到振蕩器19的並行數字控制信號。不使用實際上唯一地表示相對相位噪聲(抖動)的低加權位36b。在所示實例中，5個高加權位作為振蕩器19的控制信號被使用。因此，使用加法器35的輸出處的信號的高加權位的一部分，通過數字相位探測器26、30所提供的信號的連續積分實現了濾波。圖5示出由串聯的四個2位累加器81、82、83、84的級聯形成的這樣的加法器35的示例性實施方式。圖6示出可在圖5的加法器中使用的2位累加器的示例性實施方式。這樣的2位累加器由具有三個輸入的兩個與/或門IOI、102以及兩個異或門103、104組成。三個D觸發電路105、106、107組成輸出寄存器。在加法器35中，四個2位累加器8K82、83、84根據管道結構被裝配，該管道結構包括三個同步D觸發電路85、86、87和由三個D觸發電路88、89、90、由第一2位累加器81的輸出觸發電路105、106、由第二2位累加器82的輸出觸發電路105以及由最後一個2位累加器84的輸出觸發電路105、106形成的輸出寄存器。8位加法器能夠在輸出發送在8位b0、bl、b2、b3、b4、b5、b6、b7上累加的信號。在所述實例中，只有高加權位b3、b4、b5、b6、b7被發送到注入鎖定振蕩器19。當然，在本發明的範圍內可使用具有相同功能的8位加法器的任何其它已知的結構。應注意，根據本發明的設備的鎖相環25具有在接收到的信號的相位噪聲級的自適應特性，因為當相位噪聲的標準偏差增加時，該鎖相環的增益減小，這實際上引起濾波器的總通帶減小。一方面由判決變換器30且另一方面由加法器35的輸出處的低加權位的抑制所實現的雙重數字濾波允許省去模擬環形濾波器的使用。在根據本發明的設備中，就涉及振蕩器19的本徵頻率fos而言不需要任何外部手工調節。此外，無論接收到的信號如何，鎖相環25都能夠確保振蕩器19所提供的接收時鐘信號H總是與接收到的信號同相。在這些條件下，在根據本發明的設備中，由於電路的不同分支中的傳播延遲引起的相移都是已知和恆定的，且因此可由置於分支節點11和採樣電路15的每個輸入17、18之間的一個(或多個)相移電路37補償。採樣電路15在接收到的信號的每個數據位的周期的中央區域中對接收到的信號實現採樣實際上很重要，其中相應的電壓值最穩定且其中噪聲容限最大，以便避免在每個的周期的開始和結束處實現採樣，其中信號電壓在建立過超由専至il站故f佑絲h誠夷^力"扭勁"V沐誦蛍^至il;械的詫iKr至il的信號中，在考慮到相移(抖動)時每個位表現為"眼睛"(oeil)形式。採樣應在眼睛的中心產生。然而，在根據本發明的設備中，接收到的位的時鐘位頻率fsr和振蕩器19的振蕩頻率fos之間的差為零，且全部滯後可由電路的其它部件引起，以及在電路的不同分支中的全部傳播延遲被控制和己知，確定在接收到的信號中包含的數據和振蕩器19所發送的接收時鐘信號之間的結構性和恆定的差分相位滯後是可能的。該差分滯後由相移電路37補償。在根據本發明的設備中可在任何適當的地方只提供一個相移電路37。在變化形式中，兩個分支12、14之間的相移可通過在每個分支的多個地方分布的多個相移電路37獲得。在後面的情況下，由每個相移電路37引起的相移的累加等於應在兩個分支12、14之間實現的總相移。在圖1中以不同的虛線示出可能設置相移電路37的可能的地方。因此，可在分支節點11和採樣電路15的信號輸入17之間設置相移電路37a;在振蕩器19的輸出29和採樣電路15的時鐘輸入18之間設置相移電路37b;在分支節點11和給振蕩器19提供信號的脈衝發生器20的輸入21之間設置相移電路37c;在脈衝發生器20的輸出22和振蕩器19的輸入23之間設置相移電路37d;在分支節點11和超前-滯後探測器26的第二輸入28之間設置相移電路37e;在振蕩器19的輸出29和超前-滯後探測器26的第一輸入27之間設置相移電路37f。每個相移電路37可由一條簡單的延遲線形成。一旦振蕩器19處於鎖定模式中，根據本發明的設備的結構就內在地對瞬時事件例如起因於電離粒子的信號的狀態變化較不敏感。事實上，振蕩器與接收到的信號的計時的同步允許掩蔽外部源的擾動。圖8示出可在根據本發明的設備中使用的計數電路的第二實施方式。第二實施方式在以下方面不同於前面的實施方式判決變換器30和加法器電路35由唯一的計數器/倒計數器電路部件55代替，計數器/倒計數器電路部件55具有8位輸出57並在輸入直接接收相位探測器26所發送的相位狀態信號，也就是說，在其計數輸入56a(UP)上的相位超前信號E連接到24超前-滯後探測器26的第一輸出33a，而在其倒計數輸入56b(DOWN)上的相位延遲信號L連接到超前-滯後探測器26的第二輸出33b。計數器/倒計數器55由接收時鐘信號計時。它被選擇成使得當其輸入56a和56b上呈現的值無效時，其輸出(OUT)57的值保持未更改。唯一的濾波水平由下列事實得到如在前面的第一實施方式中的，只有計數器/倒計數器55所發送的輸出信號的高加權位的一部分(b3、b4、b5、b6、b7)用於形成振蕩器19的控制輸入。圖9所示的第三實施方式通過下列事實不同於第一實施方式加法器電路35由兩級加法器91、92代替，第一低級加法器91在其輸出處提供計數/倒計數信號的低加權位，即，在所示實例中的4個低加權位b0、bl、b2、b3，第二高級加法器92在其輸出處提供計數/倒計數信號的高加權位，艮P，在所示實例中的5個高加權位b4、b5、b6、b7、b8。第一級加法器91包括加法器電路93，加法器電路93包括兩個4位並行數字輸入以在4位數字輸出上提供兩個輸入的和。該加法器電路93的第一輸入通過判決變換器30由超前-滯後探測器26的輸出33a、33b從相位狀態信號E、L提供信號。發送經濾波的相位狀態信號al的判決變換器30的輸出31b連接到加法器93的三個輸入。如果E=l，則判決變換器30向加法器電路93的輸入發送信號0001(相應於相對值+l)。如果L-1，則判決變換器30向加法器電路93的輸入發送信號1111(相應於相對值-l)。加法器電路93的輸出連接到乘法器98的輸入，乘法器98也在其輸入處接收儲存在4位寄存器97中的值。該值優選地為中值，S卩，該中值是這樣一個值:從該中值開始，應對在一個方向上或另一方向上的相同數量的變化(不一定是直接連續的)計數以便觸發振蕩器19的控制輸入值的更改，也就是說，第二級加法器92的輸出處的信號。在所示實例中，寄存器97包括值0111，以便控制信號將僅從在相同方向上探測到7或8個不平衡狀態(或根據寄存器97中包含的值，為另一數量)開始被更改。乘法器98的輸出是發送到由接收時鐘信號H計時的寄存器95的4位並行輸出。該寄存器95提供了低加權輸出位b0、bl、b2、b3，這些位通過回送被發送到加法器電路93的第二輸入。第二級加法器92包括由進位數計算電路100提供的5位加法器電路94，;4UtV救;+曾由H夂inn彪、加"Ff十n古v輸-Lk的iB估(^1、；實n+年零)hO、bl、b2、b3。進位數計算電路100能夠使用相對於第一級加法器91的低加權輸出bO、bl、b2、b3組成5個高加權位的數字並行信號來給加法器電路94的5位輸入提供信號。為了完成此，低加權輸出信號bO、bl、b2、b3被發送到進位數計算電路100的兩個門105、106的輸入。當所有位b0、bl、b2、b3等於0時，與門105的輸出等於1。當位b0、bl、b2、b3中的至少一個等於1時，它等於0。門105的輸出連接到與門110的輸入，與門110的輸出應用於第二級92的加法器電路94的兩個輸入之一的四個高加權位c2、c3、c4、c5。當所有位b0、bl、b2、b3等於1時，門106的輸出等於1。當位b0、bl、b2、b3中的至少一個等於0時，它等於0。門106的輸出連接到與門113的輸入，與門113的輸出連接到或門112的輸入，或門112的輸出形成第二級92的加法器電路94的同一輸入的低加權位cl。另外，門110的輸出連接到或門112的第二輸入。當位b0、bl、b2、b3都等於0時，門105的輸出等於1，且如果門110允許，這同樣適用於加法器電路94的輸入的高加權位c2、c3、c4、c5，以及門112的一個輸入。因此，門112的輸出等於1，且這同樣適用於加法器電路94的輸入的低加權位cl。因此，在這種情況下，第二級的電路94的輸入c2、c3、c4、c5等於11111，相應於控制寄存器96的單位的減少的相對值-1。同樣，當位b0、bl、b2、b3都等於l時，門106的輸出等於1，且如果門113允許，這同樣適用於加法器電路94的輸入的低加權位cl。同時，門105的輸出等於0，且這同樣適用於加法器電路94的輸入的高加權位c2、c3、c4、c5。因此，在這種情況下，第二級的加法器電路94的輸入c2、c3、c4、c5等於00001，相應於控制寄存器96的單位的增加的相對值+l。只要位b0、bl、b2、b3之一等於0且位b0、bl、b2、b3之一等於l，也就是說，當第一級加法器91的低加權輸出具有不相應於極值之一的值時，兩個門105、106的輸出就都等於0，以便第二級的加法器電路94的輸入c2、c3、c4、c5等於00000，使得寄存器96的值不被更改。因此，一達到低加權輸出信號bO、bl、b2、b3的一個極值，一方面寄存器96的內容增加或減少，因為門105或106允許在加法器94的輸入c2、26c3、c4、c5之前傳播相對值十l或-1，另一方面，加法器電路94的輸入的低加權位cl等於1，該值+1或-1激活乘法器98的控制信號，這迫使用包含在寄存器97中的值再裝載寄存器95。因此，我們保證7或8個狀態相移必須從寄存器97中記錄的中值開始在相同方向上出現，以便在輸出36a上發送的控制信號被有效地更改。加法器電路94具有儲存在由接收時鐘信號H計時的寄存器96中的5位輸出b4、b5、b6、b7、b8，該寄存器的輸出組成給數字振蕩器19的控制輸入24提供信號的輸出36a。寄存器96的輸出也通過回送被提供到加法器電路94的第二輸入。另外，如果動態系統需要，進位數計算電路100也允許在高加權輸出36a上的信號的值達到極值時避免該信號的不適時的變化。為了完成此，進位數計算電路100包括接收輸出36a的高加權位b4、b5、b6、b7、b8的值的兩個門107、108，且進位數計算電路100適合於當位b4、b5、b6、b7、b8上的信號等於11111時阻止單位的增加，而當位b4、b5、b6、b7、b8上的信號等於00000時阻止單位的減少。該功能由在輸入分別接收門107、108的輸出的門IIO、113獲得。當位b4、b5、b6、b7、b8採取最大值11111時，門108的輸出等於0，以便門113的輸出被迫為O;另外門105的輸出等於0，加法器電路94的輸入c2、c3、c4、c5保持等於0，阻止寄存器96的單位的增加。同樣，當位b4、b5、b6、b7、b8採取最小值00000時，門107的輸出等於0，以便門110的輸出被迫為0，如同加法器電路94的輸入的高加權位c2、c3、c4、c5—樣，另外加法器電路的輸入cl等於O，阻止寄存器96的單位的減少。圖10示出第四實施方式，其在功能上與圖9的實施方式類似但通過用計數器/倒計數器116、117代替加法器93、94來實現。第一計數器116分別在其計數輸入UP和倒計數輸入DOWN上接收相位狀態信號E和L。它具有接收在寄存器97中記錄的中值的4位輸入IN。其輸出OUT提供低加權輸出信號b0、bl、b2、b3。它也具有分別高進位數輸出(+UP)113a和低進位數輸出(+DOWN)113b，以及用於再裝載其輸入IN的控制輸入114。當計數輸入增加一個單位且輸出OUT在其最大值llll時，高進位數輸出113a是有效的。同樣，當倒計數輸入增加一個單位且輸出OUT在其最小值0000Ch+乂al^Hf.AV脅左^r山艮右激lV^，Ik^^L'U^從寸日U山1丄JUfhio高進位數輸出113a和低進位數輸出113b分別給第二計數器/倒計數器117的計數輸入UP和倒計數輸入DOWN提供信號。此外，門115探測這兩個高進位數輸出113a和低進位數輸出113b的有效狀態，並且當高進位數輸出113a和低進位數輸出113b之一是有效的時強制第一計數器116的輸入IN的再裝載。這樣，當低加權輸出b0、bl、b2、b3—超過這些極值之一時，第一計數器116就在寄存器97中包含的中值處重新開始。因此仍然確保必須確定從低加權輸出bO、bl、b2、b3的極值之一開始的至少8或9(或根據寄存器97中包含的值，為其它數量)個連續狀態的相移，以更改高加權輸出36a的值。第二計數器/倒計數器117具有形成高加權輸出36a的5位並行輸出，高加權輸出36a給振蕩器19的控制輸入24提供信號。如在前面的實施方式中的，提供了門107、108，其接收輸出36a的高加權位b4、b5、b6、b7、b8的值並適合於當位b4、b5、b6、b7、b8上的信號等於11111時阻止增加一個單位以及當位b4、b5、b6、b7、b8上的信號等於00000時阻止減少一個單位。在根據本發明的設備中，注入鎖定振蕩器適合於使得數字控制信號的增加根據預定的步長值Af引起振蕩器的本徵頻率的更改。為了從累加器電路的並行輸出形成控制信號總線而保留的位的數量的選擇以及調節步長Af的選擇取決於鎖相環25所需要的動態。例如，對於大約為10GHz的注入鎖定振蕩器19的本徵頻率，以小於l。/。且尤其大約0.3。/。的步長Af，數字控制信號的每一個單位的增加引起該本徵頻率的大約30MHz的變化。另外，在同一實例中，如在所述實例中的，如果振蕩器19的控制信號包括5位，則該信號允許實現32次增加，且因此提供注入鎖定振蕩器19的本徵頻率fos的大約100/0，g口，大約lGHz的調節範圍。實例在電路ASIC的形式下以SRMicroelectronics的0.13|xmCMOS技術實現了根據本發明的第一實施方式的設備的原型。封裝在殼體中的該原型被轉移到特氟綸玻璃印刷電路上，這允許使成功地傳遞完全的電特徵的該結構的全部功能有效。本發明可為相對於在附圖中示出並在上文描述的示例性實施方式的非常多的實施方式的變形的目標。特別是，設備的不同部件(超前-滯後探測器、判決變換器、計數電路、振蕩器、脈衝發生器等)可由本身己知的且提供相同功能的其它電路結構實現。例如，電路100、107、108可為除了作為實例給出的並具有相同的技術功能的實現方法以外的實現方法(具有其它類型的邏輯門或邏輯門的其它組合)的目標。權利要求1、一種從稱為接收到的信號的基帶串行信號提取時鐘的設備，所述基帶串行信號表示數字數據並使用具有時鐘位頻率fsr的時鐘信號編碼，所述設備包括-接收從所述接收到的信號產生的且以時鐘位頻率fsr計時的信號並在至少一個時鐘輸出(29)上發送稱為接收時鐘信號的時鐘信號的電路(19)，所述接收時鐘信號至少與所述接收到的信號的時鐘位頻率基本上同步和同相，-鎖相環(25)，其包括-第一輸入(27)，其連接到發送接收時鐘信號的所述電路(19)的時鐘輸出(29)，-第二輸入(28)，其由從所述接收到的信號所產生的信號提供信號，-數字相位探測器(26)，其包括連接到第一輸入(27)和第二輸入(28)並在至少一個輸出(33a，33b)上發送稱為相位狀態信號的至少一個數位訊號的超前-滯後探測器，所述相位狀態信號表示所述接收時鐘信號和所述接收到的信號之間的相移和所述相移的方向，-輸出(36a)，其發送稱為控制信號的信號，連接到發送接收時鐘信號的所述電路(19)的稱為控制輸入的輸入(24)，所述控制輸入適合於使得所述接收時鐘信號的頻率的值依賴於在所述控制輸入上接收的控制信號的值，-稱為計數電路(30，35，55，91，92，116，117)的電路，其具有連接到所述數字相位探測器(26)的所述輸出(33a，33b)的輸入，所述計數電路適合於關於當時由所述相位探測器(26)發送的數位訊號的相對值的變化通過數字計數/倒計數實現至少一種濾波，並發送以數字形式的控制信號，所述控制信號的值是所述濾波的結果的函數，所述控制信號的所述值適合於將所述接收時鐘信號的頻率值設定為等於所述接收時鐘信號的時鐘位頻率fsr的以這種形式被濾波的值，其中-發送接收時鐘信號的所述電路(19)是數字控制的注入鎖定振蕩器(19)，所述注入鎖定振蕩器(19)包括數字控制輸入(24)，適合於接收由所述鎖相環(25)發送的以數字形式的控制信號，且使得所述振蕩器(19)的本徵頻率fos的值依賴於在所述控制輸入(24)上接收到的控制信號的值，-所述鎖相環(25)包括電路(30)，所述電路(30)具有相應地連接到超前-滯後探測器(26)的輸出的至少一個輸入(32a，32b)並在至少一個輸出(31a，31b)上發送稱為經濾波的相位狀態信號的數位訊號，該數位訊號具有-在所述輸入處接收到相應於所述接收到的信號的N個連續數據位的預定數量大於1的N個連續相同的輸入值之後具有第一相對值，所述超前-滯後探測器(26)對所述接收到的信號探測到在相同方向上的相移，-在所述輸入處接收到相應於所述接收到的信號的N個連續數據位的N個連續相同的輸入值之後具有第二相對值，所述超前-滯後探測器(26)對所述接收到的信號探測到在另一方向上的相移，-在其它情況下具有第三相對值，以便對於在所述接收時鐘信號的邊沿和所述接收到的信號的相應數據位之間的所述接收到的信號的N個連續數據位，所述經濾波的相位狀態信號的相對值表示在相同方向上的相移的存在和所述相移的方向。2、如權利要求l所述的設備，其中，所述超前-滯後探測器(26)適合於在第一輸出(33a)上發送表示在所述接收時鐘信號和所述接收到的信號之間的相位超前的存在的數位訊號(E)，並在第二輸出(33b)上發送表示在所述接收時鐘信號和所述接收到的信號之間的相位滯後的存在的數位訊號(L)。3、如權利要求1或2中的一項所述的設備，其中，所述超前-滯後探測器(26)適合於在所述接收時鐘信號的上升沿和下降沿上對接收到的信號TT71.、/-4、如權利要求1到3中的一項所述的設備，其中，所述超前-滯後探測器(26)適合於實現雙採樣，一個採樣與所述接收時鐘信號的邊沿同相，另一採樣與所述接收時鐘信號的邊沿正交，以便確定所述接收到的信號的中間狀態。5、如權利要求1到4中的一項所述的設備，其中，發送所述經濾波的相位狀態信號的所述電路(30)是判決變換器(30)。6、如權利要求1到5中的一項所述的設備，其中，所述計數電路包括稱為累加器電路(35，55，91，92，116，117)的至少一個電路，所述累加器電路包括接收從所述超前-滯後探測器(26)所發送的每個相位狀態信號產生的數位訊號的至少一個輸入(32a，32b)，所述累加器電路適合於發送稱為計數/倒計數信號的數位訊號，所述計數/倒計數信號的相對值表示在累加器電路的輸入(32a，32b)上存在的多個相對值的累加的接收。7、如權利要求6所述的設備，其中，所述計數電路連續地包括判決變換器(30)和累加器電路(35，91，92)，所述累加器電路適合於累加所述判決變換器(30)所發送的經濾波的相位狀態信號的相對值。8、如權利要求7所述的設備，其中，所述累加器電路具有並行輸出(36)，並適合於在所述並行輸出(36)上發送並行數字計數/倒計數信號，且所述注入鎖定振蕩器(19)包括並行數字控制輸入，所述並行數字控制輸入包括低於所述累加器電路的並行數字輸出(36)的位的多個位，所述累加器電路的並行數字輸出(36)的高加權位的僅一部分(36a)連接到所述注入鎖定振蕩器(19)的並行數字控制輸入(24)的位，以便所述計數電路所發送的所述控制信號由所述計數/倒計數信號的高加權位的所述部分(36a)形成。9、如權利要求8所述的設備，其中，所述注入鎖定振蕩器(19)的並行數字輸入包括5位，只有所述累加器電路的所述並行數字輸出(36)的5個高加權位連接到所述注入鎖定振蕩器的並行數字控制輸入的5位。10、如權利要求1到9中的一項所述的設備，其中，所述注入鎖定振蕩器(19)的數字控制輸入連接到包括多個開關(45a，45b，45c，45d，45e)的電路，每個開關與集成到所述振蕩器(19)的電路中的至少一個電容器串聯連接，以便更改其本徵頻率。11、如權利要求7或10所述的設備，其中，所述數字控制輸入的每個位連接到所述開關之一。12、如權利要求l到ll中的一項所述的設備，其中，所述時鐘提取電路還包括稱為同步脈衝發生器(20)的電路，所述同步脈衝發生器在所述接收到的信號的邊沿的頻率處產生電流脈衝信號，並適應所述注入鎖定振蕩器(19)的操作，所述同步脈衝發生器(20)適合於在唯一地連接到所述注入鎖定振蕩器(19)的電流輸入(23)的單一輸出(22)上發送所述電流脈衝信號。13、如權利要求1到12中的一項所述的設備，其中，對於時鐘提取和數字數據提取，還包括使用所述接收時鐘信號對所述接收到的信號採樣的電路(15)，所述採樣電路(15)具有稱為信號輸入(17)的連接到接收輸入的第一輸入以及稱為時鐘輸入(18)的連接到所述注入鎖定振蕩器的時鐘輸出(29)的第二輸入，所述採樣電路(19)適合於在至少一個數據輸出(16)上發送由所述接收到的信號傳輸的數字數據，所述設備包括至少一個相移電路(37a，37b，37c，37d，37e，37f)，所述相移電路適合於在所述信號輸入(17)和所述採樣電路(15)的所述時鐘輸入(18)之間引入恆定相差，從每個相移電路產生的這兩個輸入(17，18)之間的總相差適合於保證所述信號輸入(17)處的信號和所述時鐘輸入(18)處的信號的相位對齊。14、如權利要求13所述的設備，其中，所述採樣電路(15)由簡單的D觸發路組成。15、如權利要求1到14中的一項所述的設備，其中，所述設備沒有任何外部調節裝置。16、如權利要求1到15中的一項所述的設備，其中，所述設備根據差分結構實現。17、如權利要求1到16中的一項所述的設備，其中，所述設備以合併至少一個所述注入鎖定振蕩器(19)的至少一個集成電路的形式實現。18、如權利要求1到17中的一項所述的設備，其中，所述設備適合於能夠以高於500MHz的時鐘位頻率fsr運行。全文摘要本發明涉及從基帶串行信號提取時鐘信號的設備，該設備包括注入鎖定振蕩器(19)以及包括數字相位探測器(26)的鎖相環(25)。振蕩器(19)包括用於控制其本徵頻率的值的數字輸入(24)，而鎖相環(25)包括計數電路(30，35)，計數電路(30，35)累加數字相位探測器(26)所發送的數位訊號的相對值並為振蕩器(19)發送以數字形式的控制信號。文檔編號H04L7/027GK101675621SQ200880014213公開日2010年3月17日申請日期2008年4月4日優先權日2007年4月6日發明者C·內沃,J-B·貝格雷,M·皮尼奧爾,O·馬祖弗雷,Y·德瓦爾申請人:法國國家太空研究中心