片上終結電路、存儲器件和模塊及操練片上終結器方法
2023-05-19 04:32:51 5
專利名稱：片上終結電路、存儲器件和模塊及操練片上終結器方法
技術領域：
示範性實施例涉及片上終結器，更具體地，涉及片上終結電路、數據輸出緩衝器、 存儲器件、存儲器模塊、操作該片上終結電路的方法、操作該數據輸出緩衝器的方法、和訓練片上終結器的方法。
背景技術：
片上終結器(ODT)是用於對位於半導體晶片內的信號線進行阻抗匹配的信號終結電路或元件。當經由接口信號線在器件之間傳送信號時，如果線路是阻抗匹配的，則可以抑制信號反射。可以例如使用ODT來終結在存儲器控制器和存儲器件之間連接的信號。基本的終結器件是與傳輸線的阻抗匹配的終結電阻器(RTT)。ODT的傳統用法可涉及存儲器件，存儲器件通過ODT管腳接收用於使能ODT電路的ODT信號並將ODT信號與外部時鐘信號同步。存儲器件在接收到ODT信號之後的預定時間(諸如，固定的時鐘周期數)響應於同步的ODT信號開啟ODT電路。在ODT的這樣的用法中，即使當不產生數據選通信號時，時鐘同步電路也需要開啟以將ODT信號與外部時鐘信號同步。ODT的其它用法可能需要延遲電路以在從接收到ODT信號起的預定延遲之後開啟ODT電路。
發明內容
根據一些示範性實施例，輸入/輸出數據節點接收從存儲器件讀出或寫入存儲器件的數據，其中基於用於存儲器讀、寫或正常模式的DOEN和ACS的預定的邏輯電平在該輸入/輸出數據節點上提供不同的終結阻抗，其中在DOEN信號處存在邏輯電平H時，不激活存儲器讀模式以及第一終結電路和第二終結電路；在DOEN處存在邏輯電平L且在ACS信號處存在邏輯電平H時，激活存儲器寫模式和第一終結電路；以及在DOEN處存在邏輯電平L 且在ACS信號處存在邏輯電平L時，激活正常操作以及第一終結電路和第二終結電路二者。 根據示範性實施例，在輸入/輸出數據節點處提供大約120歐姆的終結阻抗用於存儲器寫操作、提供大約60歐姆的終結阻抗用於正常操作、以及在存儲器讀期間在輸入/輸出數據節點處不提供終結阻抗。在該存儲器件的外部管腳處接收ACS信號，並且輸入/輸出數據節點連接到該存儲器件的另一個外部管腳，其中該ACS信號相對於該存儲器件的時鐘信號是異步的。根據一些示範性實施例，基於存儲器寫命令產生ACS信號。根據一些示範性實施例，脈衝發生器被配置為產生具有大於該寫數據窗口的脈衝寬度的ACS信號。根據一些示範性實施例，命令解碼器被配置為從外部存儲器控制器接收存儲器讀和寫命令。DOEN信號用於使能存儲器件的輸出緩衝器。第一終結電路包括響應於第一控制信號的開關器件和至少一個電阻器。該控制電路包括邏輯門之一或至少一個多路復用器。根據一些示範性實施例的ODT電路還包括第三終結電路，以及由該控制電路產生的第三控制信號以有選擇地激活該第三終結電路以在該輸入/輸出數據節點上有選擇地提供第三阻抗，其中在該輸入/輸出數據節點處提供大約120歐姆的終結阻抗用於存儲器寫、以及提供大約60歐姆的終結阻抗用於正常模式，並且存在大約40歐姆的驅動器阻抗用於存儲器讀。根據一些示範性實施例，片上終結(ODT)和訓練電路包括終結電路，被配置為在輸入/輸出數據節點處提供終結阻抗，該終結電路具有開關器件，該開關器件基於異步控制信號(ACQ的存在有選擇地將終結阻抗連接到輸入/輸出數據節點；和訓練電路，包括 異步信號延遲器，被配置為延遲ACS信號到該終結電路的信號路徑；和比較單元，被配置為比較該ACS信號和參考信號之間的相位差，該比較單元包括相位檢測器和重複延遲器，其中該重複延遲器被配置為延遲該ACS信號到該相位檢測器的信號路徑，並且該相位檢測器被配置為將該相位差作為訓練結果輸出。根據一些示範性實施例，經由外部管腳從存儲器控制器接收ACS信號和參考信號。經由外部管腳將訓練結果輸出到存儲器控制器以存儲在該存儲器控制器中的寄存器中，其中該存儲器控制器被配置為使用該訓練結果來調節ACS信號或參考信號的相位。存儲器控制器被配置為在發出寫命令時發出ACS信號。根據一些示範性實施例，將可變延遲器布置在ACS信號的信號路徑中，該可變延遲器被配置為基於從相位檢測器輸出的訓練結果改變ACS信號的延遲。經由外部管腳從存儲器控制器接收ACS信號和參考信號。命令解碼器被配置為從外部存儲器控制器接收命令，並且脈衝發生器被配置為在從命令解碼器接收到存儲器寫信號時產生ACS信號。根據一些示範性實施例，一種存儲器件，包括存儲器核，具有存儲單元陣列；數據輸入/輸出管腳，通過數據緩衝器連接到該存儲器核；和片上終結(ODT)電路，包括終結電路，被配置為在該輸入/輸出數據管腳處提供終結阻抗，該終結電路具有開關器件，該開關器件基於異步控制信號(ACS)的存在有選擇地將終結阻抗連接到該輸入/輸出數據管腳，其中該ACS是基於存儲器寫命令的存在產生的，並且還包括訓練電路。根據一些示範性實施例，提供一種在存儲器件的輸入/輸出數據線處提供終結阻抗的方法，包括對輸出使能(DOEN)信號和異步控制信號(ACQ執行邏輯運算以輸出第一控制信號和第二控制信號，以分別有選擇地激活具有第一終結阻抗的第一終結電路和具有第二終結阻抗的第二終結電路，以在該輸入/輸出數據線處有選擇地提供第一終結阻抗、 第二終結阻抗、或第一終結阻抗和第二終結阻抗二者，其中該ACS相對於該存儲器件的時鐘信號是異步的，並且基於存儲器寫命令的存在而產生，並且該DOEN信號基於存儲器讀命令的存在而產生，其中基於用於存儲器讀、寫或正常模式的DOEN和ACS的預定的邏輯電平在該輸入/輸出數據線上提供不同的阻抗值。根據一些示範性實施例，使用從外部時鐘信號產生的內部時鐘信號產生該DOEN信號，並且該內部時鐘信號在存儲器寫和正常模式期間截止。激活該第一終結電路以在該輸入/輸出數據線處提供大約120歐姆用於存儲器寫操作，激活第一終結電路和第二終結電路二者以提供大約60歐姆的終結阻抗用於正常操作，並且不激活終結電路以在該輸入/輸出數據線處提供終結阻抗用於存儲器讀。根據一些示範性實施例，該ACS由存儲器控制器產生並且在該存儲器件的外部管腳處接收，並且該輸入/輸出數據線連接到該存儲器件的另一個外部管腳。在該存儲器件處的解碼基於從外部存儲器控制器發出的命令，並且基於寫命令的解碼來產生ACS。根據一些示範性實施例，產生該ACS包括產生大於該寫數據窗口的脈衝寬度。根據一些示範性實施例，方法還包括產生第三控制信號以有選擇地激活第三終結電路，以在該輸入/輸出數據線上有選擇地提供第三阻抗，其中在該輸入/輸出數據線處提供大約120歐姆的終結阻抗用於存儲器寫、以及提供大約60歐姆的終結阻抗用於正常操作，並且存在大約40歐姆的驅動器阻抗用於存儲器讀。根據一些示範性實施例，一種片上終結和訓練方法，包括基於存儲器寫命令產生異步控制信號(ACS)；比較該ACS和參考信號之間的相位差；基於該比較結果改變延遲該 ACS的延遲單元；以及利用該ACS激活終結電路以將終結阻抗連接到存儲器件的輸入/輸出數據線，其中該ACS和參考信號從存儲器控制器發出，其中該比較結果經由外部管腳輸出到存儲器控制器以存儲在該存儲器控制器中的寄存器中。根據一些示範性實施例，方法還包括在該存儲器件處使用響應於該比較結果的可變延遲器來改變該ACS信號的傳輸的延遲。根據一些示範性實施例，還包括在該存儲器件處解碼從外部存儲器控制器發出的命令，並且在解碼存儲器寫命令後產生該ACS。根據一些示範性實施例，提供一種存儲器模塊，包括第一存儲器組(rank)，包括可經由第一晶片選擇信號訪問的多個第一存儲器件；和第二存儲器組，包括可經由第二晶片選擇信號訪問的多個第二存儲器件，其中第一存儲器件和第二存儲器件中的每一個包括存儲器核，被配置為存儲數據以及基於存儲的數據產生讀數據；數據輸出緩衝器，被配置為通過耦接到第一外部管腳的傳輸線將該讀數據傳送到存儲器控制器；和片上終結 (ODT)電路，被配置為基於第一晶片選擇信號、第二晶片選擇信號和相對於時鐘信號異步的異步控制信號(ACS)的邏輯組合，有選擇地將不同的終結阻抗提供給該傳輸線。根據一些示範性實施例，第一存儲器組和第二存儲器組通過相同的線從存儲器控制器接收該ACS。根據一些示範性實施例，在該存儲器模塊處基於存儲器寫命令的存在產生該ACS信號。根據一些示範性實施例，該存儲器模塊是UDIMM、RDIMM、FBDIMM或LRDIMM中的一個。根據一些示範性實施例，該存儲器模塊是RDIMM，並且該命令/地址(CA)線在兩端處終結。根據一些示範性實施例，該存儲器模塊是RDMM，並且該命令/地址(CA)線是 fly-by模塊布局並且在一端處終結。根據一些示範性實施例，在該傳輸線處提供的終結阻抗大約為120歐姆以用於將數據寫入被選中的存儲器件中，提供大約60歐姆以用於正常操作模式，以及存在大約40歐姆的驅動器阻抗以用於從該存儲器件讀出存儲器數據。根據一些示範性實施例，提供一種計算系統，包括處理器，經由處理器總線連接到系統控制器，被配置為通過利用至少一個時鐘信號來控制系統，該系統包括存儲器系統，包括至少一個存儲器模塊、用於控制具有至少一個存儲器件的至少一個存儲器模塊的存儲器控制器和片上終結(ODT)電路。存儲器件包括存儲器核，具有存儲器單元陣列；數據輸入/輸出管腳，通過數據緩衝器連接到該存儲器核；和片上終結(ODT)電路。片上終結 (ODT)電路包括終結電路，被配置為在該輸入/輸出數據管腳處提供終結阻抗，該終結電路具有開關器件，該開關器件基於異步控制信號(ACS)的存在有選擇地將終結阻抗連接到該輸入/輸出數據管腳，其中該ACS相對於該時鐘信號異步地產生。根據一些示範性實施例，該計算系統包括在桌上型計算機或手持計算設備之內。
通過下面結合附圖的詳細描述，可以更清楚地理解說明性的、非限制的示範性實施例。圖1是示出了根據一些示範性實施例的片上終結(ODT)電路的框圖。圖2A和2B是示出了圖1的ODT電路的示例的電路圖。圖3是基於操作模式的圖1的ODT電路的阻抗表。圖4是示出了根據一些示範性實施例的操作圖1的ODT電路的方法的流程圖。圖5是用於描述圖1的ODT電路的操作的時序圖。圖6是示出了根據一些示範性實施例的包括圖1的ODT電路的存儲器件的框圖。圖7是示出了根據一些示範性實施例的執行ODT訓練的存儲器系統的框圖。圖8是示出了根據一些示範性實施例的訓練ODT的方法的流程圖。圖9是示出了執行圖8的訓練ODT的方法的圖6的存儲器件的一部分的框圖。圖10是用於描述圖8的訓練ODT的方法的時序圖。圖11是示出了根據其它示範性實施例的執行ODT訓練的存儲器系統的框圖。圖12是示出了根據其它示範性實施例的訓練ODT的方法的流程圖。圖13是示出了執行圖12的訓練ODT的方法的圖6的存儲器件的一部分的框圖。圖14是用於描述圖12的訓練ODT的方法的時序圖。圖15是示出了根據其它示範性實施例的包括圖1的ODT電路的存儲器件的框圖。圖16是用於描述圖15的存儲器件的終結操作的時序圖。圖17是示出了根據其它示範性實施例的執行ODT訓練的存儲器系統的框圖。圖18是示出了根據其它示範性實施例的訓練ODT的方法的流程圖。圖19是示出了執行圖18的訓練ODT的方法的圖17的存儲器件的一部分的框圖。圖20是用於描述圖18的訓練ODT的方法的時序圖。圖21是示出了根據一些示範性實施例的具有ODT功能的數據輸出緩衝器的框圖。圖22是示出了圖21的數據輸出緩衝器的示例的框圖。圖23A和23B是示出了圖22的數據輸出緩衝器的示例的電路圖。圖M是圖21的數據輸出緩衝器的阻抗的表。圖25是示出了根據一些示範性實施例的操作圖21的數據輸出緩衝器的方法的流程圖。圖沈是用於描述圖21的數據輸出緩衝器的操作的時序圖。圖27是示出了根據一些示範性實施例的包括圖21的數據輸出緩衝器的存儲器件的框圖。圖28是示出了執行圖8的訓練ODT的方法的圖27的存儲器件的一部分的框圖。
圖四是示出了執行圖12的訓練ODT的方法的圖27的存儲器件的一部分的框圖。圖30是示出了根據其它示範性實施例的包括圖21的數據輸出緩衝器的存儲器件的框圖。圖31是示出了執行圖18的訓練ODT的方法的圖30的存儲器件的一部分的框圖。圖32是示出根據一些示範性實施例的存儲器模塊的框圖。圖33是根據操作模式的、包括在圖32的存儲器模塊中的存儲器組的阻抗表。圖34是示出根據其它示範性實施例的存儲器模塊的框圖。圖35是根據操作模式的、包括在圖34的存儲器模塊中的存儲器組的阻抗表。圖36A至36F是示出根據一些示範性實施例的存儲器模塊的示例的框圖。圖37是示出了根據一些示範性實施例的存儲器系統的框圖。圖38A至39B是根據操作模式的、包括在圖37的存儲器系統中的存儲器組的阻抗表。圖40是示出了根據一些示範性實施例的計算系統的框圖。
具體實施例方式以下將參考示出本發明的一些示範性實施例的附圖更完整地描述各個示範性實施例。然而，本發明構思可以被實施為許多不同的形式，並且不應當被理解為限於這裡闡述的實施例。相反，提供這些示範性實施例以使得本公開是徹底且完全的，並且將本發明構思的範圍完全傳達給本領域技術人員。在附圖中，為了清楚，層和區域的尺寸和相對尺寸可以被放大。相似的數字始終指代相似的元件。應當理解，儘管這裡可能使用術語第一、第二、第三等來描述各種元件，但是這些元件不應當被這些術語所限制。這些術語可以僅用於將一個元件和另一個元件區分開來。 因此，在不脫離這些示範性實施例的教導的情況下，下面討論的第一元件可以被稱為第二元件。這裡所用的術語「和/或」包括相關列出條目的一個或多個的任意和所有組合。應當理解，當稱一個元件「連接」或「耦接」另一個元件時，其能夠直接連接到或耦接到另一個元件，或者也可以存在插入元件。相反，當稱一個元件「直接連接」或「直接耦接」 另一元件時，則不存在插入元件。應當用類似的方式來解釋用來描述元件之間的關係的其他詞語(例如，「在...之間」對「直接在...之間」、「相鄰」對「直接相鄰」等)。這裡所用的術語僅僅是為了描述具體的示範性實施例，不意欲是限制性的。正如這裡所用的，單數形式「一」、「一個」和「這個」可以意欲也包括複數形式，除非上下文清楚地指明是單數。還應當理解，用於本說明書中的術語「包括」和/或「包含」指定了既定特徵、 整數、步驟、操作、元件和/或部件的存在，但是不排除一個或更多的其它特徵、整數、步驟、 操作、元件、部件、和/或它們的分組的存在或增加。除非另有定義，這裡所用的所有術語(包括技術和科學術語)具有和本領域技術人員通常理解的相同的意思。還應當理解，諸如在通常使用的詞典中定義的那些術語應當被理解為具有和在相關技術的內容中的意思一致的意思，並且不應當被解釋為理想化的或超出正規認識的，除非這裡做了特別的定義。圖1是示出了根據一些示範性實施例的片上終結(ODT)電路的框圖。參考圖1，ODT電路100包括開關控制單元110和終結電阻器單元120。
終結電阻器單元120耦接到外部管腳210，並且將終結阻抗提供給耦接到外部管腳210的傳輸線。例如，外部管腳210可以是數據輸入/輸出(DQ)管腳、數據選通(DQS) 管腳、數據屏蔽(DM)管腳、終結數據選通(TDQS)管腳等等。術語「管腳」寬泛地指集成電路的電互連(例如，集成電路上的焊盤或其它電觸點)。終結電阻器單元120可以使用耦接在電源電壓和外部管腳210之間的終結電阻器執行上拉終結操作。當終結電阻器單元120執行上拉終結操作時，傳輸線的電壓可以基本上保持在電源電壓處。傳統的ODT電路執行中間終結操作，因而通過在傳統的ODT電路中形成的電流路徑消耗DC電流。但是，由於只有當傳送低電平的數據時電流才流過終結電阻器單元120和傳輸線，因此執行上拉終結操作的終結電阻器單元120可以降低功耗。儘管未示出，但是終結電阻器單元120可以使用耦接在地電壓和外部管腳210之間的終結電阻器執行下拉終結操作。當終結電阻器單元120執行下拉終結操作時，傳輸線的電壓可以基本上保持在地電壓處。因此，由於只有當傳送高電平的數據時電流才流過終結電阻器單元120和傳輸線，因此與執行中心(center)終結操作的傳統的ODT電路相比， 執行下拉終結操作的終結電阻器單元120可以降低功耗。開關控制單元110耦接到終結電阻器單元120。開關控制單元110響應於與外部時鐘信號不同步的異步控制信號ACS調節終結阻抗。外部時鐘信號是通過時鐘管腳從包括 ODT電路100的存儲器件的外部的器件提供的時鐘信號。例如，外部時鐘信號可以從存儲器控制器或存儲器件的外部時鐘發生器提供。異步控制信號ACS可以在寫模式期間有效。 也就是說，異步控制信號ACS可以在通過傳輸線輸入數據的同時有效。開關控制單元110 可以響應於有效的異步控制信號ACS控制終結電阻器單元120以增大終結阻抗。在一些實施例中，可以通過控制管腳從存儲器控制器輸入異步控制信號ACS。例如，控制管腳可以是 ODT管腳。在其它實施例中，包括ODT電路100的存儲器件可以響應於從存儲器控制器接收到的寫命令產生異步控制信號ACS。由於開關控制單元110響應於異步控制信號ACS調節終結阻抗，因此可以實現ODT 電路100而不用控制電路，這樣的控制電路諸如用於與外部時鐘信號同步控制終結電阻器單元120的ODT延遲電路。此外，包括ODT電路100的存儲器件可以關斷時鐘同步電路同時終結電阻器單元120執行終結操作，從而降低功耗。開關控制單元110可以基於異步控制信號ACS和輸出使能信號DOEN產生用於控制終結電阻器單元120的開關信號SWS。開關控制單元110可以對輸出使能信號DOEN和異步控制信號ACS執行邏輯運算以輸出開關信號SWS。輸出使能信號DOEN可以在讀模式期間有效。也就是說，輸出使能信號DOEN可以在通過傳輸線輸入數據的同時有效。在輸出使能信號DOEN有效的同時，開關控制單元110可以提供具有用於控制終結電阻器單元120的預定邏輯電平的開關信號SWS，例如以不提供終結阻抗。終結電阻器單元120可以響應於具有該預定邏輯電平的開關信號SWS與外部管腳210電斷開耦接。在輸出使能信號DOEN無效的同時，開關控制單元110可以產生用於控制終結電阻器單元120的開關信號SWS以提供終結阻抗。開關控制單元110可以響應於異步控制信號 ACS改變開關信號SWS的邏輯電平以調節終結阻抗。例如，異步控制信號ACS可以在寫模式期間有效，並且開關控制單元110可以響應於有效的異步控制信號ACS在寫模式期間輸出改變的邏輯電平的開關信號SWS。終結電阻器單元120可以提供正常的終結阻抗，直到開關信號SWS的邏輯電平改變，並且可以響應於具有改變後的邏輯電平的開關信號SWS提供寫終結阻抗。例如，正常終結阻抗可以為大約60 Ω，寫終結阻抗可以為大約120 Ω。如上所述，由於異步地控制ODT電路100，因此可以實現ODT電路100而不用用於與外部時鐘信號同步控制終結電阻器單元120的ODT延遲電路。此外，在終結電阻器單元 120執行終結操作的同時，包括ODT電路100的存儲器件可以關斷時鐘同步電路。此外，由於包括ODT電路100的存儲器件不從存儲器控制器接收用於使能終結電阻器單元的ODT使能信號，因此可以減少外部管腳的數目。圖2Α是示出了圖1的ODT電路的示例的電路圖。參考圖2A，0DT電路IOOa包括開關控制單元IlOa和終結電阻器單元120a。開關控制單元IlOa可以包括第一選擇器Illa和第二選擇器11加。第一選擇器Illa和第二選擇器11 可以被實現為多路復用器。終結電阻器單元120a可以耦接到外部管腳210，並且可以包括第一終結電路121a和第二終結電路122a。第一終結電路121a可以包括第一電晶體Pl和第一電阻器R1，並且第二終結電路12 可以包括第二電晶體P2和第二電阻器R2。第一選擇器Illa可以具有耦接到電源電壓VDDQ的第一輸入端子、耦接到地電壓 VSSQ的第二輸入端子、用於接收輸出使能信號DOEN的選擇端子、和用於輸出第一開關信號 SffSl的輸出端子。第一選擇器Illa可以響應於輸出使能信號DOEN有選擇地輸出電源電壓 VDDQ或地電壓VSSQ作為第一開關信號SWSl。第一終結電路121a可以響應於第一開關信號SWSl有選擇地激活以在耦接到外部管腳210的輸入/輸出節點處有選擇地提供第一終結阻抗。例如，第一終結電路121a可以在第一開關信號SWSl具有邏輯電平L的同時被激活，並且在第一開關信號SWSl具有邏輯電平H的同時可以不被激活。第一電晶體Pl可以具有耦接到電源電壓VDDQ的源極、耦接到第一選擇器Illa的輸出端子的柵極、和耦接到第一電阻器Rl的漏極。第一電阻器Rl可以耦接在第一電晶體 Pl和外部管腳210之間。第一電晶體Pl可以響應於第一開關信號SWSl導通或截止。第一電阻器Rl可以根據第一電晶體Pl的導通/截止狀態與外部管腳210電耦接或斷開耦接。第二選擇器11 可以具有耦接到電源電壓VDDQ的第一輸入端子、用於接收異步控制信號ACS的第二輸入端子、用於接收輸出使能信號DOEN的選擇端子、和用於輸出第二開關信號SWS2的輸出端子。第二選擇器11 可以響應於輸出使能信號DOEN有選擇地輸出電源電壓VDDQ或異步控制信號ACS作為第二開關信號SWS2。第二終結電路12 可以響應於第二開關信號SWS2有選擇地激活以在輸入/輸出節點處有選擇地提供第二終結阻抗。例如，第二終結電路12 可以在第二開關信號SWS2 具有邏輯電平L的同時被激活，並且可以在第二開關信號SWS2具有邏輯電平H的同時不被激活。第二電晶體P2可以具有耦接到電源電壓VDDQ的源極、耦接到第二選擇器11 的輸出端子的柵極、和耦接到第二電阻器R2的漏極。第二電阻器R2可以耦接在第二電晶體 P2和外部管腳210之間。第二電晶體P2可以響應於第二開關信號SWS2導通或截止。第二電阻器R2可以根據第二電晶體P2的導通/截止狀態與外部管腳210電耦接或斷開耦接。在輸出使能信號DOEN在讀模式期間有效的同時(即，在通過耦接到外部管腳210 的傳輸線輸出數據的同時)，第一選擇器Illa可以輸出電源電壓VDDQ作為第一開關信號SWSl，並且第二選擇器11 可以輸出電源電壓VDDQ作為第二開關信號SWS2。第一電晶體 Pl可以響應於高電平的第一開關信號SWSl截止，並且第二電晶體P2可以響應於高電平的第二開關信號SWS2截止。第一電阻器Rl和第二電阻器R2可以通過截止的第一電晶體Pl 和截止的第二電晶體P2與外部管腳210斷開電耦接。因此，在讀模式期間，Rl和R2可以斷開耦接，並且ODT電路IOOa不執行終結操作。在輸出使能信號DOEN無效的同時，第一選擇器Illa可以輸出地電壓VSSQ作為第一開關信號SWS1。第一電晶體Pl可以響應於低電平的第一開關信號SWSl導通。第一電阻器Rl可以通過導通的第一電晶體Pl電耦接到外部管腳210。第一開關信號SWSl可以具有低電平，除非輸出使能信號DOEN被激活。因此，即使包括ODT電路IOOa的存儲器件被實現為不具有用於接收用於使能終結電阻器單元120a的ODT使能信號的ODT使能管腳，在正常模式和寫模式期間也可以使用第一電阻器Rl向傳輸線提供終結阻抗而不用接收ODT使能信號D0EN。在輸出使能信號DOEN無效的同時，第二選擇器11 可以輸出異步控制信號ACS 作為第二開關信號SWS2。第二電晶體P2可以響應於異步控制信號ACS導通或截止。第二電阻器R2可以根據第二電晶體P2的開/關狀態與外部管腳210電耦接或斷開耦接。在正常模式期間，異步控制信號ACS可以無效，例如處於低電平。正常模式指示其間既不執行寫操作又不執行讀操作的模式。例如，正常模式可以包括空閒模式、預充電模式、斷電模式、刷新模式、存儲組(bank)有效模式、待機模式等等。在正常模式期間，第二選擇器11 可以輸出低電平的異步控制信號ACS作為第二開關信號SWS2。第二電晶體P2可以響應於低電平的異步控制信號ACS而導通。第二電阻器R2可以通過導通的第二電晶體 P2電耦接到外部管腳210。因此，在正常模式期間，終結電阻器單元120a可以使用並聯連接的第一電阻器Rl和第二電阻器R2為傳輸線提供正常的終結阻抗。在寫模式期間，異步控制信號ACS可以有效，例如處於高電平。在寫模式期間，第二選擇器11 可以輸出高電平的異步控制信號ACS作為第二開關信號SWS2。第二電晶體 P2可以響應於高電平的異步控制信號ACS而截止。第二電阻器R2可以通過截止的第二電晶體P2與外部管腳210斷開電耦接。因此，在寫模式期間，終結電阻器單元120a可以僅僅使用第一電阻器Rl為傳輸線提供寫終結阻抗。第一電阻器Rl的寫終結阻抗可以高於並聯連接的第一和第二電阻器Rl和R2的正常的終結阻抗。例如，第一電阻器Rl和第二電阻器 R2的每一個可以具有大約120 Ω的阻抗。在這種情況下，正常的終結阻抗可以大約為60 Ω， 寫終結阻抗可以為大約120 Ω。圖2Β是示出了圖1的ODT電路的另一個示例的電路圖。參考圖2B，0DT電路IOOb包括開關控制單元IlOb和終結電阻器單元120b。開關控制單元IlOb可以包括緩衝器Illb和OR門(或門)11沘。終結電阻器單元120b可以耦接到外部管腳210，並且可以包括第一終結電路121b和第二終結電路122b。第一終結電路 121b可以包括第一電晶體Pl和第一電阻器R1，並且第二終結電路122b可以包括第二電晶體P2和第二電阻器R2。緩衝器Illb可以接收輸出使能信號D0EN，並且可以輸出接收的輸出使能信號 DOEN作為第一開關信號SWS1。OR門112b可以具有用於接收輸出使能信號DOEN的第一輸入端子、用於接收異步控制信號ACS的第二輸入端子、和用於輸出第二開關信號SWS2的輸出端子。OR門112b可以通過對輸出使能信號DOEN和異步控制信號ACS執行OR運算來產生第二開關信號SWS2。第一終結電路121b可以響應於第一開關信號SWSl有選擇地被激活以在耦接到外部管腳210的輸入/輸出節點處有選擇地提供第一終結阻抗。例如，第一終結電路121b可以在第一開關信號SWSl具有邏輯電平L的同時被激活，並且可以在第一開關信號SWSl具有邏輯電平H的同時不被激活。第二終結電路122b可以響應於第二開關信號SWS2有選擇地被激活以在輸入/輸出節點處有選擇地提供第二終結阻抗。例如，第二終結電路122b可以在第二開關信號SWS2具有邏輯電平L的同時被激活，並且可以在第二開關信號SWS2具有邏輯電平H的同時不被激活。如果輸出使能信號DOEN在讀模式期間被激活到高電平，則緩衝器Illb可以輸出高電平的第一開關信號SWS1，並且OR門112b可以輸出高電平的第二開關信號SWS2。第一電晶體Pl和第二電晶體P2響應於第一開關信號SWSl和第二開關信號SWS2截止。第一電阻器Rl和第二電阻器R2通過截止的第一電晶體Pl和截止的第二電晶體P2與外部管腳 210斷開電耦接。因此，ODT電路IOOb在讀模式期間可以不執行終結操作。如果輸出使能信號DOEN被禁能到低電平，則緩衝器Illb可以輸出低電平的第一開關信號SWS1。第一電晶體Pl可以響應於低電平的第一開關信號SWSl導通。第一電阻器Rl可以通過導通的第一電晶體Pl電耦接到外部管腳210。因此，在正常模式和寫模式期間，可以將第一電阻器Rl作為終結電阻器提供給耦接到外部管腳210的傳輸線。在輸出使能信號DOEN無效的同時，OR門112b可以輸出異步控制信號ACS作為第二開關信號SWS2。如果在正常模式期間異步控制信號ACS被禁止到低電平，則OR門112b 可以輸出低電平的異步控制信號ACS作為第二開關信號SWS2。第二電晶體P2可以響應於低電平的第二開關信號SWS2導通。第二電阻器R2可以通過導通的第二電晶體P2電耦接到外部管腳210。因此，在正常模式期間，終結電阻器單元120b可以使用並聯連接的第一電阻器Rl和第二電阻器R2為傳輸線提供正常的終結阻抗。如果異步控制信號ACS在寫模式期間被激活到高電平，則OR門112b可以輸出高電平的異步控制信號ACS作為第二開關信號SWS2。第二電晶體P2可以響應於高電平的第二開關信號SWS2截止。第二電阻器R2可以通過截止的第二電晶體P2與外部管腳210斷開電耦接。因此，在寫模式期間，終結電阻器單元120b可以使用第一電阻器Rl為傳輸線提供寫終結阻抗。儘管第一電阻器Rl和第二電阻器R2的每一個在圖2A和2B中示出為單個電阻器， 但是在一些實施例中，第一電阻器Rl和第二電阻器R2每一個可以被實現為具有並聯或串聯連接的多個電阻器和用於控制多個電阻器的連接的多個電晶體。在一些實施例中，每個電阻器的阻抗可以通過ZQ校準而調節。圖3是根據操作模式的、圖1的ODT電路的阻抗表。參考圖1至3，ODT電路100、IOOa和IOOb在讀模式期間可以與外部管腳210斷開電耦接，以不提供終結阻抗。ODT電路IOOUOOa和IOOb在寫模式期間可以提供大約120Ω 的寫終結阻抗。例如，具有大約120Ω的阻抗的第一電阻器Rl可以用來在寫模式期間提供寫終結阻抗。ODT電路IOOUOOa和IOOb可以在正常模式期間提供大約60 Ω的正常終結阻抗。例如，並聯連接的每個具有大約120 Ω的阻抗的第一和第二電阻器Rl和R2可以用來在正常模式期間提供正常終結阻抗。
儘管在圖3中示出了在寫模式期間提供大約120 Ω的寫終結阻抗並且在正常模式期間提供大約60Ω的正常終結阻抗的示例，但是寫終結阻抗和正常終結阻抗可以具有各種不同的值。在一些實施例中，可以由模式寄存器設置來選擇寫終結阻抗和正常終結阻抗。圖4是示出了根據一些示範性實施例的操作圖1的ODT電路的方法的流程圖。參考圖1和4，ODT電路100向耦接到外部管腳210的傳輸線提供終結阻抗而不接收ODT使能信號(步驟S310)。例如，在將功率提供給包括ODT電路100的存儲器件之後或在存儲器件中執行初始化進程之後，ODT電路100可以啟動以提供正常終結阻抗而不接收 ODT使能信號。因此，存儲器控制器不需要向存儲器件發送ODT使能信號，並且存儲器件可以不需要包括用於接收ODT使能信號的ODT使能管腳。ODT電路100響應於與外部時鐘信號不同步的異步控制信號ACS調節終結阻抗。 例如，ODT電路100可以在存儲器件的加電之後為傳輸線提供正常終結阻抗，並且可以在異步控制信號ACS在高電平有效的同時提供高於正常終結阻抗的寫終結阻抗。由於ODT電路 100響應於異步控制信號ACS調節終結阻抗，因此ODT電路100可以不用用於將控制信號與外部時鐘信號同步的ODT延遲電路實現。此外，在本實施例中，不需要同步的控制信號，存儲器件可以關斷時鐘同步電路(例如，延遲鎖定環電路或鎖相環電路)，從而降低功耗。圖5是用於描述圖1的ODT電路的操作的時序圖。在圖5所示的示例中，ODT電路工作在正常模式，然後工作在寫模式。在圖5中， CMD表示從存儲器控制器傳送到存儲器件的命令信號，ACS表示異步控制信號，R_DQ表示提供給數據傳輸線的終結阻抗，DQ表示通過數據傳輸線傳送的數據。參考圖1和5，存儲器控制器將寫命令WR傳送到存儲器件，然後在寫延遲WL之後將寫數據WRD通過數據傳輸線傳送到存儲器件。包括在存儲器件中的ODT電路100在異步控制信號ACS在低電平無效的同時可以為數據傳輸線提供大約60 Ω的終結阻抗R_DQ，並且在異步控制信號ACS在高電平有效(諸如在寫模式中)的同時可以為數據傳輸線提供大約 120 Ω的終結阻抗R_DQ。異步控制信號ACS可以在預定的時間段期間有效，以使得從接收到寫數據WRD之前的第一餘量(margin)時間Ml到接收到寫數據WRD之後的第二餘量時間M2提供大約 120 Ω的終結阻抗R_DQ。例如，第一餘量時間Ml可以對應於兩個時鐘周期，第二餘量時間 M2可以對應於一個時鐘周期。在一些情況下，由於異步控制信號ACS與外部時鐘信號不同步，因此同步控制信號ACS被激活的時間點可以根據過程、電壓和溫度(PVT)而變化。在一些實施例中，可以執行ODT訓練以調節異步控制信號ACS的激活的時間點。因此，即使異步控制信號ACS與外部時鐘信號不同步，ODT電路100也可以在預定的時間點將終結阻抗R_ DQ從大約60 Ω調節到大約120 Ω。例如，預定的時間點可以是接收到寫數據WRD之前的第一餘量時間Ml，或在接收到寫命令WR之後在寫延遲WL之前的第一餘量時間Ml。下面將參考圖7至14和圖17至20描述ODT訓練。圖6是示出了根據一些示範性實施例的包括圖1的ODT電路的存儲器件的框圖。參考圖6，存儲器件400包括存儲器核410、數據輸出緩衝器420、數據輸入緩衝器 430、地址緩衝器440、ODT緩衝器450、命令解碼器460、延遲電路465、時鐘同步電路470和 ODT 電路 100。存儲器核410存儲從數據輸入緩衝器430提供的寫數據，並基於存儲的寫數據將讀數據提供到數據輸出緩衝器420。存儲器核410可以包括具有存儲數據的多個存儲單元的存儲器單元陣列411、用於通過對從地址緩衝器440接收到的行地址RA解碼來選擇存儲單元陣列411的字線的行解碼器412、用於通過對從地址緩衝器440接收到的列地址CA解碼來選擇存儲單元陣列411的至少一個位線的列解碼器413、和用於通過讀出存儲在被選中的存儲單元中的數據來產生讀數據的讀出放大器414。地址緩衝器440基於通過地址管腳240從存儲器控制器接收到的地址信號ADDR， 將行地址RA和列地址CA提供給行解碼器412和列解碼器413。命令解碼器460可以解碼通過命令管腳230從存儲器控制器接收到的命令信號CMD，諸如寫使能信號、行地址選通信號、列地址選通信號、晶片選擇信號等等，以產生與命令信號CMD對應的控制信號。存儲器件400還可以包括用於模式寄存器設置的模式寄存器(未示出)。時鐘同步電路470可以通過時鐘管腳250接收外部時鐘信號CLK，並且可以為延遲電路465和數據輸出緩衝器420 提供與外部時鐘信號CLK同步的內部時鐘信號。時鐘同步電路470可以包括延遲鎖定環 (DLL)電路、鎖相環(PLL)電路等等。數據輸出緩衝器420和數據輸入緩衝器430耦接到外部數據輸入/輸出管腳210。 數據輸出緩衝器420可以將讀數據通過數據輸入/輸出管腳210傳送到存儲器控制器，並且數據輸入緩衝器430可以通過數據輸入/輸出管腳210從存儲器控制器接收寫數據。儘管為了說明方便在圖6中示出了一個數據輸入/輸出管腳210、一個數據輸出緩衝器420和一個數據輸入緩衝器430，但是存儲器件400可以包括多個數據輸入/輸出管腳、多個數據輸入緩衝器和多個數據輸出緩衝器。此外，存儲器件400可以包括多個地址管腳和多個命令管腳。ODT電路100耦接到數據輸入/輸出管腳210。儘管為了說明方便在圖6中示出了 一個ODT電路100，但是存儲器件400可以包括多個分別耦接到多個數據輸入/輸出管腳的ODT電路。在一些實施例中，單個ODT電路可以由多個數據輸入/輸出管腳共享。存儲器件400還可以包括(未示出)數據選通管腳、數據屏蔽管腳、終結數據選通管腳等等，並且還可以包括分別或共同與之耦接的一個或多個ODT電路。ODT電路100可以響應於從ODT緩衝器450接收到的異步控制信號ACS調節終結阻抗。ODT緩衝器450可以通過ODT管腳220從存儲器控制器接收異步控制信號ACS，並且可以通過緩衝異步控制信號ACS來將異步控制信號ACS提供給ODT電路100。傳統的存儲器件通過ODT管腳或ODT使能管腳接收用於使能終結電阻器單元的ODT使能信號。但是， ODT電路100可以在存儲器件400的加電或初始化之後提供終結阻抗而不接收ODT使能信號。根據一些示範性實施例的存儲器件400可以通過ODT管腳220接收異步控制信號ACS 而不是ODT使能信號。傳統的存儲器件操作時鐘同步電路以將ODT使能信號或動態的ODT信號與外部時鐘信號CLK同步，同時傳統的存儲器件執行終結操作。但是，為了控制ODT電路100，存儲器件400使用與外部時鐘信號CLK不同步的異步控制信號ACS。由於ODT電路100被異步地控制，因此存儲器件400不需要導通時鐘同步電路470以操作或控制ODT電路100。因此， 在正常模式和寫模式期間，存儲器件400可以關斷時鐘同步電路470。此外，存儲器件400 可以被實現為不具有用來與外部時鐘信號CLK同步地控制ODT電路100的ODT延遲電路。ODT電路100可以響應於從延遲電路465接收到的輸出使能信號D0EN，與數據輸入/輸出管腳210斷開電耦接。當命令解碼器460通過命令管腳230從存儲器控制器接收到讀命令時，命令解碼器460可以產生讀模式信號RDMS。延遲電路465可以從命令解碼器 460接收讀模式信號RDMS，並且可以從時鐘同步電路470接收與外部時鐘信號CLK同步的內部時鐘信號。延遲電路465可以在通過數據輸入/輸出管腳210輸出讀數據的同時產生高電平的輸出使能信號D0EN。在通過數據傳輸線既不傳送寫數據也不傳送讀數據的正常模式期間，ODT電路 100可以向耦接到數據輸入/輸出管腳210的數據傳輸線提供正常終結阻抗。正常模式可以包括空閒模式、預充電模式、斷電模式、刷新模式、存儲組有效模式、待機模式等等。在通過數據傳輸線輸出讀數據的讀模式期間，ODT電路100可以響應於輸出使能信號DOEN與數據輸入/輸出管腳210斷開電耦接。在通過數據傳輸線輸入寫數據的寫模式期間，ODT電路100可以響應於異步控制信號ACS提供高於正常終結阻抗的寫終結阻抗。如上所述，由於ODT電路100被異步地控制，因此在正常模式和寫模式期間，存儲器件400可以通過關斷時鐘同步電路470來降低功耗。圖7是示出了根據一些示範性實施例的執行ODT訓練的存儲器系統的框圖，以及圖8是示出了根據一些示範性實施例的訓練ODT的方法的流程圖。參考圖7和8，存儲器控制器500向存儲器件400發送異步控制信號ACS(步驟 S610)。存儲器件400可以通過圖6所示的ODT管腳220接收異步控制信號ACS。接收的異步控制信號ACS可以由圖6所示的ODT緩衝器450、內部信號線和/或用於保持信號電平的中繼器延遲。可以將延遲後的異步控制信號ACS提供給圖6所示的ODT電路100而不同步。因而，ODT電路100可以從存儲器控制器500發送異步控制信號ACS時起在延遲時間之後開始提供寫終結阻抗。由於異步控制信號ACS與存儲器件400中的外部時鐘信號不同步，因此這樣的延遲時間可以根據過程、電壓和溫度(PVT)而變化。存儲器控制器500在期望提供寫終結阻抗的時間點處發送參考信號REF(步驟 S620)。存儲器控制器500可以在期望的時間點處發送具有上升沿的參考信號REF，並且存儲器件400可以通過諸如數據選通管腳、數據屏蔽管腳等等的外部輸入管腳接收參考信號 REF。存儲器件400比較異步控制信號ACS與參考信號REF (步驟S630)。存儲器件400 可以通過比較異步控制信號ACS施加於ODT電路100的時間點與接收到參考信號REF的時
間點，來產生比較結果信號UP/DN。存儲器控制器500從存儲器件400接收比較結果信號UP/DN (步驟S640)。存儲器控制器500基於比較結果信號UP/DN調節異步控制信號ACS的發送時間點(步驟S650)。 例如，如果比較結果信號UP/DN指示異步控制信號ACS施加於ODT電路100的時間點領先於接收到參考信號REF的時間點，則存儲器控制器500可以增大從存儲器控制器500向存儲器件400發送寫命令到存儲器控制器500向存儲器件400發送異步控制信號ACS的時間間隔。存儲器控制器500可以包括寄存器510，其存儲比較結果信號UP/DN或由訓練ODT的方法確定的時間間隔。在一些實施例中，可以重複執行這樣的訓練ODT的方法，以準確地調節異步控制信號ACS的發送時間點或寫命令和異步控制信號ACS之間的時間間隔。如上所述，即使從存儲器控制器500發送異步控制信號ACS到異步控制信號ACS被施加於ODT電路100的時間間隔根據PVT的變化而改變，由於存儲器控制器500通過根據一些示範性實施例的訓練ODT的方法來調節異步控制信號ACS的發送時間點，因此存儲器件400仍然可以在期望的時間點處提供寫終結阻抗。圖9是示出了執行圖8的訓練ODT的方法的圖6的存儲器件的一部分的框圖，以及圖10是用於描述圖8的訓練ODT的方法的時序圖。參考圖9和10，存儲器件400a包括ODT緩衝器450、異步延遲單元455、DQS緩衝器480、比較單元490和ODT電路100。根據本實施例執行訓練ODT的電路(「訓練電路」) 包括異步延遲單元455和比較單元490。在圖10中，CMD表示從存儲器控制器向存儲器件 400a發送的命令信號，ACS0450表示施加於ODT緩衝器450的異步控制信號ACS，ACSilOO 表示施加於ODT電路100的異步控制信號ACS，REFi480表示施加於DQS緩衝器480的參考信號REF，DQ表示通過耦接到外部管腳210a的數據傳輸線傳送的數據，REF0492表示施加於相位檢測器492的參考信號REF，ACSi492表示施加於相位檢測器492的異步控制信號 ACS,以及UP/DN表示比較或訓練結果信號。ODT緩衝器450通過ODT管腳220從存儲器控制器接收異步控制信號ACS。ODT緩衝器450通過緩衝異步控制信號ACS將異步控制信號ACS提供給異步延遲單元455和比較單元490。異步控制信號ACS的信號路徑可以由異步延遲器455從異步控制信號ACS被施加於ODT緩衝器450時起延遲第一延遲時間TD1，然後施加於ODT電路100。例如，施加於ODT 電路100的異步控制信號ACS的上升沿702可以相對於施加於ODT緩衝器450的異步控制信號ACS的上升沿701被延遲第一延遲時間TDl。第一延遲時間TDl可以對應於ODT緩衝器450的操作時間和異步控制信號ACS從ODT緩衝器450的輸出端到ODT電路100的輸入端的發送時間的總和。這裡，ODT緩衝器450的操作時間表示從信號輸入到ODT緩衝器450 到信號從ODT緩衝器450輸出的時間段。異步控制信號ACS的發送時間可以對應於由異步延遲單元455引起的延遲時間。異步延遲單元455可以包括耦接在ODT緩衝器450和ODT 電路100之間的中繼器。該中繼器可以保持從ODT緩衝器450輸出到ODT電路100的異步控制信號ACS的電壓電平。由異步延遲單元455引起的延遲時間可以主要取決於由中繼器引起的延遲時間。DQS緩衝器480通過DQS管腳260從存儲器控制器接收參考信號REF。存儲器控制器可以在ODT訓練時間段期間將參考信號REF發送到存儲器件400a。儘管在圖9中示出了存儲器件400a通過DQS管腳260接收參考信號REF的示例，但是存儲器件400a可以通過任何外部輸入管腳，諸如數據輸入/輸出管腳、數據屏蔽管腳、地址管腳、時鐘管腳等等接收參考信號REF。DQS緩衝器480可以通過緩衝參考信號REF將參考信號REF提供給比較單元490。 參考信號REF可以從參考信號REF施加於DQS緩衝器480時起被延遲第二延遲時間TD2，然後施加於包括在比較單元490中的相位檢測器492。也就是說，施加於相位檢測器492的參考信號REF的上升沿712可以相對於施加於DQS緩衝器480的參考信號REF的上升沿711 被延遲第二延遲時間TD2。第二延遲時間TD2可以對應於DQS緩衝器480的操作時間。這裡，DQS緩衝器480的操作時間表示從信號輸入到DQS緩衝器480到信號從DQS緩衝器480 輸出的時間段。
存儲器控制器可以在期望由ODT電路100提供寫終結阻抗的時間點處發送參考信號REF。該期望的時間點可以對應於在從存儲器件400a輸出寫數據WRD之前的第一餘量時間Ml。例如，第一餘量時間Ml可以對應於2個時鐘周期。儘管為了說明方便在圖10中示出了寫命令WR和寫數據WRD，但是在ODT訓練時間段期間可以不傳送寫命令WR和寫數據 WRD。比較單元490可以包括重複延遲單元491和相位檢測器492。重複延遲單元491 從ODT緩衝器450接收異步控制信號ACS。重複延遲單元491可以將異步控制信號ACS延遲DQS緩衝器480的操作時間(S卩，第二延遲時間TD2)和異步控制信號ACS從ODT緩衝器 450輸出到ODT電路100輸入的傳輸時間(即，由異步延遲單元455引起的延遲時間)的總和。因此，重複延遲單元491可以為相位檢測器492提供相對於施加於ODT電路100的異步控制信號ACS延遲了第二延遲時間TD2的異步控制信號ACS。相位檢測器492可以接收相對於施加於ODT緩衝器450的異步控制信號ACS延遲了第一延遲時間TDl和第二延遲時間TD2的總和的異步控制信號ACS，並且可以接收相對於施加於DQS緩衝器480的參考信號REF延遲了第二延遲時間TD2的參考信號REF。相位檢測器492可以通過比較接收的異步控制信號ACS與接收的參考信號REF來產生比較結果信號UP/DN。例如，如果接收的異步控制信號ACS的上升沿703領先於接收的參考信號REF 的上升沿702，則相位檢測器492可以產生比較結果信號UP/DN，指示發送異步控制信號ACS 被延遲。由於異步控制信號ACS和參考信號REF 二者在由相位檢測器492比較之前被延遲了第二延遲時間TD2，因此相位檢測器492可以比較從異步控制信號ACS被施加於ODT緩衝器450時起延遲了第一延遲時間TDl的異步控制信號ACS與施加於DQS緩衝器480的參考信號REF。從異步控制信號ACS被施加於ODT緩衝器450時起延遲了第一延遲時間TDl的時間點可以對應於異步控制信號ACS被施加於ODT電路100的時間點。參考信號REF被施加於DQS緩衝器480的時間點可以對應於期望提供寫終結阻抗的期望的時間點。因而，比較結果信號UP/DN可以指示異步控制信號ACS被施加於ODT電路100的時間點是領先還是落後於期望的時間點。比較或訓練結果信號UP/DN可以通過數據輸入/輸出管腳210a被發送到存儲器控制器。儘管圖9示出了通過數據輸入/輸出管腳210a發送比較結果信號UP/DN的示例， 但是可以通過包括在存儲器件400a中的任何外部輸出管腳，諸如數據選通管腳來發送比較結果信號UP/DN。數據輸入/輸出管腳210a和耦接到ODT電路100的外部管腳可以是相同的或不同的管腳。存儲器控制器可以基於比較結果信號UP/DN調節異步控制信號ACS的發送時間點。例如，如果比較結果信號UP/DN指示異步控制信號ACS的相位領先於參考信號REF的相位，則存儲器控制器可以調節異步控制信號ACS的發送時間點，以增大從寫命令WR的發送時間點到異步控制信號ACS的發送時間點的時間間隔Tl。因而，由於存儲器控制器調節異步控制信號ACS的發送時間點，因此存儲器件400a可以在從接收到寫命令WR時起過了寫延遲WL之前的第一餘量時間Ml ( S卩，在接收到寫數據WRD之前的第一餘量時間Ml)提供寫終結阻抗。因此，存儲器件400a可以在期望的時間點處提供寫終結阻抗，而不管PVT的變化。
圖11是示出了根據其它示範性實施例的執行ODT訓練的存儲器系統的框圖，以及圖12是示出了根據其它示範性實施例的訓練ODT的方法的流程圖。參考圖11和12，存儲器控制器500向存儲器件400發送異步控制信號ACS(步驟 S810)。存儲器件400可以通過圖6的ODT管腳220接收異步控制信號ACS。存儲器件400延遲接收的異步控制信號ACS (步驟S820)。存儲器件400可以包括可變延遲單元495，用於可變地延遲由圖6的ODT緩衝器450接收到的異步控制信號ACS。存儲器控制器500在期望提供寫終結阻抗的時間點處向存儲器件400發送參考信號 REF (步驟 S830)。存儲器件400比較延遲後的異步控制信號ACS與參考信號REF(步驟S840)。存儲器件400可以通過比較延遲後的異步控制信號ACS與參考信號REF來產生比較結果信號 UP/DN，指示延遲後的異步控制信號ACS被施加於ODT電路100的時間點是領先還是落後於接收到參考信號REF的時間點。存儲器件400基於比較結果信號UP/DN改變異步控制信號ACS的延遲(步驟 S850)。例如，如果比較結果信號UP/DN指示延遲後的異步控制信號ACS被施加於ODT電路 100的時間點領先於接收到參考信號REF的時間點，則存儲器件400可以控制可變延遲單元 495增大異步控制信號ACS的延遲時間。在一些實施例中，可以重複執行這樣的訓練ODT的方法，以使得存儲器控制器500 重複發送具有預定時間間隔的異步控制信號ACS和參考信號REF。如上所述，即使從存儲器控制器500發送異步控制信號ACS到異步控制信號ACS 被施加於ODT電路的時間間隔根據PVT的變化而改變，由於存儲器件400通過根據其它的示範性實施例的訓練ODT的方法來調節異步控制信號ACS的延遲時間，因此存儲器件400 仍然可以在期望的時間點處提供寫終結阻抗。圖13是示出了執行圖12的訓練ODT的方法的圖6的存儲器件的一部分的框圖， 以及圖14是用於描述圖12的訓練ODT的方法的時序圖。參考圖13和14，存儲器件400b包括ODT緩衝器450、異步延遲單元455、DQS緩衝器480、比較單元490、可變延遲單元495和ODT電路100。根據本實施例的訓練電路包括異步延遲單元455、比較單元490和可變延遲單元495。在圖14中，ACS@450表示施加於ODT 緩衝器450的異步控制信號ACS，ACSilOO表示施加於ODT電路100的異步控制信號ACS， REF0480表示施加於DQS緩衝器480的參考信號REF，REF0492表示施加於相位檢測器492 的參考信號REF，ACS0492表示施加於相位檢測器492的異步控制信號ACS，以及UP/DN表示比較結果信號。ODT緩衝器450可以通過ODT管腳220從存儲器控制器接收異步控制信號ACS。 ODT緩衝器450可以通過緩衝異步控制信號ACS將異步控制信號ACS提供給可變延遲單元 495。可變延遲單元495處於從ODT緩衝器450接收到的異步控制信號ACS的信號路徑中以響應於從相位檢測器492輸出的訓練結果可變地延遲ACS信號。由可變延遲單元495 延遲的異步控制信號ACS在被施加於ODT電路100之前可以進一步被異步延遲單元455延遲。施加於ODT電路100的異步控制信號ACS的上升沿732可以相對於施加於ODT緩衝器 450的異步控制信號ACS的上升沿731被延遲第一延遲時間TDl。第一延遲時間TDl可以對應於ODT緩衝器450的操作時間、可變延遲單元495的延遲時間、和從可變延遲單元495 的輸出到ODT電路100(這裡表示為異步延遲單元45 的輸入的傳輸時間的總和。DQS緩衝器480可以通過DQS管腳260從存儲器控制器接收參考信號REF，並且可以通過緩衝參考信號REF將參考信號REF提供給包括在比較單元490中的相位檢測器492。 施加於相位檢測器492的參考信號REF的上升沿742可以相對於施加於DQS緩衝器480的參考信號REF的上升沿741被延遲第二延遲時間TD2。重複延遲單元491可以從可變延遲單元495接收異步控制信號ACS。重複延遲單元491可以將異步控制信號ACS延遲DQS緩衝器480的操作時間(即，第二延遲時間TD2) 和異步延遲單元455的延遲時間的總和。因此，重複延遲單元491可以為相位檢測器492 提供相對於施加於ODT電路100的異步控制信號ACS延遲了第二延遲時間TD2的異步控制信號ACS。相位檢測器492可以接收相對於施加於ODT緩衝器450的異步控制信號ACS延遲了第一延遲時間TDl和第二延遲時間TD2的總和的異步控制信號ACS，並且可以接收相對於施加於DQS緩衝器480的參考信號REF延遲了第二延遲時間TD2的參考信號REF。相位檢測器492可以通過比較接收的異步控制信號ACS的相位和接收的參考信號REF的相位來產生比較結果信號UP/DN。例如，如果接收的異步控制信號ACS的上升沿733領先於接收的參考信號REF的上升沿742，則相位檢測器492可以產生比較結果信號UP/DN，指示異步控制信號ACS被進一步延遲。由於異步控制信號ACS和參考信號REF 二者在由相位檢測器 492比較之前被延遲了第二延遲時間TD2，因此相位檢測器492可以比較異步控制信號ACS 被施加於ODT電路100的時間點與期望提供寫終結阻抗的時間點。可變延遲單元495可以接收比較結果信號UP/DN，並且可以基於比較結果信號UP/ DN調節異步控制信號ACS的延遲時間。例如，如果比較結果信號UP/DN指示異步控制信號 ACS的相位領先於參考信號REF的相位，則可變延遲單元495可以增大異步控制信號ACS的延遲時間。因此，ODT電路100可以在期望的時間點處提供寫終結阻抗。如上所述，由於可變延遲單元495調節異步控制信號ACS的延遲時間，因此存儲器件400a可以在期望的時間點處提供寫終結阻抗，而不管PVT的變化。圖15是示出了根據其它示範性實施例的包括圖1的ODT電路的存儲器件的框圖。參考圖15，存儲器件900包括存儲器核910、數據輸出緩衝器920、數據輸入緩衝器 930、命令解碼器940、延遲電路945、脈衝發生器950和ODT電路100。存儲器核910存儲從數據輸入緩衝器930提供的寫數據，並基於存儲的數據將讀數據提供到數據輸出緩衝器920。數據輸出緩衝器920和數據輸入緩衝器930耦接到外部數據輸入/輸出管腳210。數據輸出緩衝器920可以將讀數據通過數據輸入/輸出管腳210 傳送到存儲器控制器，並且數據輸入緩衝器930可以通過數據輸入/輸出管腳210從存儲器控制器接收寫數據。命令解碼器940可以通過解碼通過外部管腳230從存儲器件900外的存儲器控制器(未示出)接收到的命令信號CMD來產生與命令信號CMD對應的控制信號。命令解碼器 940可以響應於來自於存儲器控制器的寫命令產生寫模式信號WDMS，並且可以響應於讀命令產生讀模式信號RDMS。延遲電路945可以將讀模式信號RDMS與外部時鐘同步以在通過數據輸入/輸出管腳210輸出讀數據的同時產生具有高電平的輸出使能信號D0EN。脈衝發生器950可以響應於寫模式信號WDMS產生與外部時鐘信號不同步的異步控制信號ACS。 脈衝發生器950產生的異步控制信號ACS可以是具有預定時間段的高電平的脈衝信號。在一些實施例中，脈衝發生器950可以根據寫數據的突髮長度調節異步控制信號ACS具有高電平的預定時間段。脈衝發生器950可以包括在命令解碼器940中，或者可以布置在命令解碼器940的外面。ODT電路100可以響應於從脈衝發生器950接收到的異步控制信號ACS調節終結阻抗。由於命令解碼器940和脈衝發生器950基於寫命令產生異步控制信號ACS，因此存儲器件900可以不從存儲器控制器接收異步控制信號ACS，並且可以被實現為不具有ODT管腳。因此，存儲器件900可以具有數目減少的外部管腳。此外，由於異步控制信號ACS不與外部時鐘信號同步，因此存儲器件900可以在正常模式和寫模式期間關斷時鐘同步電路。 因此，存儲器件900可以降低功耗。ODT電路100可以在正常模式期間向耦接到數據輸入/輸出管腳210的數據傳輸線提供正常終結阻抗。ODT電路100可以在讀模式期間響應於輸出使能信號DOEN與數據輸入/輸出管腳210斷開電耦接。ODT電路100可以在寫模式期間響應於異步控制信號ACS 向數據傳輸線提供寫終結阻抗。寫終結阻抗可以高於正常終結阻抗。如上所述，由於存儲器件900既不包括ODT管腳又不包括ODT使能管腳，因此可以減少存儲器件900的外部管腳的數目。此外，由於ODT電路100被異步地控制，因此在正常模式和寫模式期間，存儲器件900可以關斷時鐘同步電路，從而降低功率消耗。圖16是用於描述圖15的存儲器件的終結操作的時序圖。在圖16所示的示例中，存儲器件900工作在正常模式，然後工作在寫模式。參考圖15和16，命令解碼器940響應於從存儲器控制器接收到的寫命令WR產生寫模式信號 WDMS0脈衝發生器950響應於從命令解碼器940接收到的寫模式信號WDMS產生異步控制信號ACS。異步控制信號ACS可以被延遲並施加於ODT電路100。ODT電路100可以響應於異步控制信號ACS調節終結阻抗，以使得ODT電路100可以提供高於正常終結阻抗的寫終結阻抗同時異步控制信號ACS具有高電平。在一些實施例中，控制脈衝發生器950以輸出具有被展寬以覆蓋寫數據窗口的脈衝寬度的異步控制信號ACS。換句話說，由展寬的ACS 信號引起ODT電路100從開始接收寫數據WRD之前的第一餘量時間Ml到結束接收寫數據 WRD之後的第二餘量時間M2提供寫終結阻抗。圖17是示出了根據其它示範性實施例的執行ODT訓練的存儲器系統的框圖，以及圖18是示出了根據其它示範性實施例的訓練ODT的方法的流程圖。參考圖15、17和18，存儲器控制器500向存儲器件900發送寫命令WR(步驟 S1010)。存儲器件900響應於寫命令WR產生異步控制信號ACS (步驟S1020)。命令解碼器 940可以通過解碼寫命令WR來產生寫模式信號WDMS，以及脈衝發生器950可以響應於寫模式信號WDMS產生與外部時鐘信號不同步的異步控制信號ACS。存儲器件900延遲異步控制信號ACS (步驟S1030)。異步控制信號ACS可以被包括在存儲器件900中的可變延遲單元980延遲。存儲器控制器500在期望提供寫終結阻抗的時間點處向存儲器件900發送參考信號 REF (步驟 S1040)。存儲器件900比較延遲後的異步控制信號ACS與參考信號REF (步驟S1050)。存儲器件900可以比較延遲後的異步控制信號ACS被施加於ODT電路100的時間點與接收到參考信號REF的時間點，並且可以基於時間點之間的比較的結果產生比較結果信號。存儲器件900基於比較結果信號改變異步控制信號ACS的延遲時間(步驟 S1060)。在一些實施例中，可以重複執行圖18的ODT訓練方法，以使得存儲器控制器500 重複發送具有預定時間間隔的寫命令WR和參考信號REF。如上所述，即使從存儲器控制器500發送寫命令WR到異步控制信號ACS被施加於 ODT電路100的時間間隔根據PVT的變化而改變，由於存儲器控制器900通過根據其它的示範性實施例的訓練ODT的方法來調節異步控制信號ACS的延遲時間，因此存儲器件900仍然可以在期望的時間點處提供寫終結阻抗。圖19是示出了執行圖18的訓練ODT的方法的圖17的存儲器件的一部分的框圖， 以及圖20是用於描述圖18的訓練ODT的方法的時序圖。參考圖19和20，存儲器件900a包括命令解碼器940、脈衝發生器950、異步延遲單元955、DQS緩衝器960、比較單元970、可變延遲單元980和ODT電路100。根據本實施例的訓練電路包括異步延遲單元955、比較單元970和可變延遲單元980。在圖20中，CMD表示從存儲器控制器發送到存儲器件900a的命令信號，WDMS表示寫模式信號，ACSi980表示施加於可變延遲單元980的異步控制信號ACS，ACS@100表示施加於ODT電路100的異步控制信號ACS，REF0960表示施加於DQS緩衝器960的參考信號REF，REF0972表示施加於相位檢測器972的參考信號REF，ACS0972表示施加於相位檢測器972的異步控制信號ACS，以及UP/DN表示比較結果信號。命令解碼器940可以通過命令管腳230從存儲器控制器接收寫命令WR，並且可以響應於寫命令WR產生寫模式信號WDMS。脈衝發生器950可以響應於寫模式信號WDMS產生異步控制信號ACS。可變延遲單元980可以將從脈衝發生器950接收到的異步控制信號ACS延遲預定的延遲時間。由可變延遲單元980延遲後的異步控制信號ACS可以在施加於ODT電路100 之前進一步被異步延遲單元955延遲。因此，施加於ODT電路100的異步控制信號ACS的上升沿762可以相對於施加於可變延遲單元980的異步控制信號ACS的上升沿761被延遲，並且可以從接收到寫命令WR時起被延遲第一延遲時間TDl。第一延遲時間TDl可以對應於命令解碼器940和脈衝發生器950的操作時間、可變延遲單元980的延遲時間、和從可變延遲單元980的輸出到ODT電路100的輸入的傳輸時間(即，由異步延遲單元955引起的延遲時間)的總和。 DQS緩衝器960可以通過DQS管腳260從存儲器控制器接收參考信號REF，並且可以通過緩衝參考信號REF將參考信號REF提供給包括在比較單元970中的相位檢測器970。 施加於相位檢測器972的參考信號REF的上升沿772可以相對於施加於DQS緩衝器960的參考信號REF的上升沿771被延遲第二延遲時間TD2。 重複延遲單元971可以從可變延遲單元980接收異步控制信號ACS。重複延遲單元971可以將異步控制信號ACS延遲DQS緩衝器960的操作時間(即，第二延遲時間TD2) 和從可變延遲單元980的輸出到ODT電路100的輸入的傳輸時間(即，由異步延遲單元955 引起的延遲時間)的總和。因此，重複延遲單元971可以為相位檢測器972提供相對於施加於ODT電路100的異步控制信號ACS延遲了第二延遲時間TD2的異步控制信號ACS。相位檢測器972可以接收從接收到寫命令WR時起延遲了第一延遲時間TDl和第二延遲時間TD2的異步控制信號ACS，並且可以接收相對於施加於DQS緩衝器480的參考信號REF延遲了第二延遲時間TD2的參考信號REF。相位檢測器972可以通過比較接收的異步控制信號ACS的相位和接收的參考信號REF的相位來產生比較結果信號UP/DN。例如，如果接收的異步控制信號ACS的上升沿763領先於接收的參考信號REF的上升沿772，則相位檢測器972可以產生比較結果信號780，指示異步控制信號ACS被進一步延遲。由於異步控制信號ACS和參考信號REF 二者在由相位檢測器972比較之前被延遲了第二延遲時間 TD2，因此相位檢測器972可以基本上比較異步控制信號ACS被施加於ODT電路100的時間點與期望提供寫終結阻抗的時間點。可變延遲單元980可以接收比較結果信號UP/DN，並且可以基於比較結果信號UP/ DN調節異步控制信號ACS的延遲時間。例如，如果比較結果信號UP/DN指示異步控制信號 ACS的相位領先於參考信號REF的相位，則可變延遲單元980可以增大異步控制信號ACS的延遲時間。因此，ODT電路100可以在期望的時間點處提供寫終結阻抗。如上所述，由於可變延遲單元980調節異步控制信號ACS的延遲時間，因此存儲器件900a可以在期望的時間點處提供寫終結阻抗，而不管PVT的變化。圖21是示出了根據一些示範性實施例的具有ODT功能的數據輸出緩衝器的框圖。參考圖21，數據輸出緩衝器1100包括控制單元1110和驅動單元1120。驅動單元1120耦接到外部管腳210。驅動單元1120有選擇地執行驅動器操作以將讀數據DOUT通過耦接到外部管腳210的傳輸線傳送到存儲器控制器，或者執行終結操作以向耦接到外部管腳210的傳輸線提供終結阻抗。也就是說，數據輸出緩衝器1100可以是合併ODT的數據輸出緩衝器。外部管腳210可以是數據輸入/輸出管腳、數據選通管腳等等。驅動單元1120可以執行上拉終結操作或下拉終結操作作為終結操作。控制單元1110耦接到驅動單元1120。控制單元1110可以響應於輸出使能信號 DOEN控制驅動單元1120有選擇地執行驅動器操作或終結操作。例如，如果輸出使能信號 DOEN在高電平有效，則控制單元1110可以通過將從存儲器核接收到的讀數據DOUT反相來向驅動單元1120提供反相的讀數據D0UTB。驅動單元1120可以響應於反相的讀數據DOUTB 執行驅動器操作。如果輸出使能信號DOEN在低電平無效，則控制單元1110可以向驅動單元1120提供開關信號SWS。驅動單元1120可以響應於開關信號SWS執行終結操作。如果控制單元1110接收到高電平的異步控制信號ACS而輸出使能信號DOEN具有低電平，則控制單元1110可以響應於異步控制信號ACS調節由驅動單元1120提供的終結阻抗。包括數據輸出緩衝器1100的存儲器件可以在驅動單元1120執行終結操作的同時關斷時鐘同步電路，從而降低功耗。由於異步控制信號ACS與外部時鐘信號不同步，因此數據輸出緩衝器1100可以被實現為不具有與外部時鐘信號同步地控制驅動單元1120的終結操作的ODT延遲電路。此外，包括數據輸出緩衝器1100的存儲器件可以在正常模式和寫模式期間關斷時鐘同步電路，從而降低功耗。由於包括數據輸出緩衝器1100的存儲器件可以不從存儲器控制器接收用於使能終結電阻器的ODT使能信號，因此可以減少外部管腳的數目。圖22是示出了圖21的數據輸出緩衝器的示例的框圖。
參考圖22，數據輸出緩衝器1100包括控制單元1110和驅動單元1120。控制單元 1110包括預驅動器1111和開關控制單元1112。驅動單元1120包括上拉驅動器1121和下拉驅動器1122。預驅動器1111可以從存儲器核接收讀數據D0UT，並且可以通過將讀數據DOUT反相來將反相的讀數據DOUTB提供給開關控制單元1112。開關單元1112可以響應於輸出使能信號DOEN有選擇地輸出反相的讀數據DOUTB或上拉和下拉開關信號PUSWS和PDSWS。輸出使能信號DOEN可以在讀模式期間有效，並且開關單元1112可以響應於有效的輸出使能信號DOEN將反相的讀數據DOUTB提供給上拉和下拉驅動器1121和1122。上拉驅動器1121和下拉驅動器1122可以執行驅動器操作，同時開關單元1112響應於有效的輸出使能信號DOEN提供反相的讀數據D0UTB。在一些實施例中，存儲器控制器可以執行上拉終結。在這種情況下，電流不流過耦接到外部管腳210的傳輸線和存儲器控制器的終結電阻器，除非下拉驅動器1122操作。在其它的實施例中，存儲器控制器可以執行下拉終結。在這種情況下，電流不流過傳輸線和終結電阻器，除非上拉驅動器1121操作。 因此，可以降低功耗。在輸出使能信號DOEN無效的同時，開關控制單元1112可以分別將上拉開關信號 PUSffS和下拉開關信號PDSWS提供給上拉驅動器1121和下拉驅動器1122。在一些實施例中，下拉開關信號PDSWS可以關斷下拉驅動器1122，因而驅動單元1120可以執行上拉終結操作。在其它的實施例中，上拉開關信號PUSWS可以關斷上拉驅動器1121，因而驅動單元 1120可以執行上拉終結操作。開關控制單元1112可以響應於異步控制信號ACS改變上拉開關信號PUSWS的邏輯電平以調節由上拉驅動器1121提供的終結阻抗。異步控制信號ACS可以在寫模式中有效，並且開關控制單元1112可以響應於有效的異步控制信號ACS在寫模式期間控制上拉驅動器1121以提供調節後的終結阻抗。例如，在正常模式期間異步控制信號ACS無效的同時， 開關控制單元1112可以控制上拉驅動器1121以提供大約60Ω的正常終結阻抗。在寫模式期間異步控制信號ACS有效的同時，開關控制單元1112可以控制上拉驅動器1121以提供大約120Ω的寫終結電阻器阻抗。圖23A是示出了圖22的數據輸出緩衝器的示例的電路圖。參考圖23A，數據輸出緩衝器IlOOa包括預驅動器1111a、開關控制單元1112a、上拉驅動器1121a和下拉驅動器1122a。預驅動器Illla可以包括反相器1131a。開關控制單元111 可以包括第一選擇器1141a、第二選擇器1142a、第三選擇器1143a和第四選擇器1144a。上拉驅動器1121a可以包括第一終結電路1123a、第二終結電路112 和第三終結電路1125a。第一終結電路1123a可以包括第一電晶體Pl和第一電阻器R1，第二終結電路IlMa可以包括第二電晶體P2和第二電阻器R2，並且第三終結電路112 可以包括第三電晶體P3和第三電阻器R3。下拉驅動器112 可以包括第四終結電路lU6a。第四終結電路1126a可以包括第四電晶體附和第四電阻器R4。反相器1131a可以通過將從存儲器核接收到的讀數據DOUT反相來輸出反相的讀數據D0UTB。第一選擇器1141a、第二選擇器1142a、第三選擇器1143a和第四選擇器114 的每一個可以接收輸出使能信號DOEN作為選擇信號，並且可以接收反相的讀數據DOUTB作為第一輸入信號。在讀模式期間輸出使能信號DOEN有效的同時，第一選擇器1141a、第二選擇器1142a、第三選擇器1143a和第四選擇器114 可以分別將反相的讀數據DOUTB輸出到第一電晶體Pl、第二電晶體P2、第三電晶體P3和第四電晶體P4。在讀模式期間，上拉驅動器1121a和/或下拉驅動器112 可以響應於反相的讀數據DOUTB執行驅動器操作。例如，如果讀數據DOUT具有高電平，則開關控制單元111 可以輸出低電平的反相的讀數據D0UTB，第一電晶體P1、第二電晶體P2和第三電晶體P3可以導通，並且第四電晶體m可以截止。因此，上拉驅動器1121a可以通過耦接到外部管腳210 的傳輸線傳送高電平的讀數據D0UT。如果讀數據DOUT具有低電平，則開關控制單元1112a 可以輸出高電平的反相的讀數據D0UTB，第一電晶體PI、第二電晶體P2和第三電晶體P3可以截止，並且第四電晶體附可以導通。因此，下拉驅動器1121a可以通過傳輸線傳送低電平的讀數據DOUT。在一些實施例中，只有當由下拉驅動器1121a輸出低電平的讀數據DOUT時才可以實際上發送數據信號。包括在上拉驅動器1121a中的第一電晶體P1、第二電晶體P2和第三電晶體P3可以在讀模式期間截止。因而，當數據輸出緩衝器IlOOa輸出高電平的讀數據 DOUT時，數據輸出緩衝器IlOOa可以與傳輸線斷開電耦接。數據輸出緩衝器IlOOa可以以漏極開路型或偽漏極開路型輸出讀數據D0UT。在正常模式期間輸出使能信號DOEN和異步控制信號ACS在低電平無效的同時，第一選擇器1141a可以輸出低電平的地電壓VSSQ，第二選擇器114 可以輸出低電平的異步控制信號ACS，第三選擇器1143a可以輸出高電平的電源電壓VDDQ，第四選擇器1144a可以輸出低電平的地電壓VSSQ。第一電晶體Pl可以響應於低電平的地電壓VSSQ導通，第二電晶體P2可以響應於低電平的異步控制信號ACS導通，第三電晶體P3可以響應於高電平的電源電壓VDDQ截止，第四電晶體m可以響應於低電平的地電壓VSSQ截止。因此，在正常模式期間，上拉驅動器1121a可以使用並聯連接的第一電阻器Rl和第二電阻器R2為傳輸線提供正常終結阻抗。在寫模式期間，如果異步控制信號ACS被激活到高電平同時輸出使能信號DOEN在低電平無效，則第一電晶體P1、第三電晶體P3和第四電晶體m可以分別被連續地導通、截止和截止，並且第二電晶體P2可以響應於高電平的異步控制信號ACS截止。因此，在寫模式期間，上拉驅動器1121a可以使用第一電阻器Rl為傳輸線提供寫終結阻抗。在一些實施例中，第一電阻器R1、第二電阻器R2和第三電阻器R3的每一個可以具有大約120Ω的阻抗，並且第四電阻器R4可以具有大約40 Ω的阻抗。在這種情況下，數據輸出緩衝器IlOOa可以在讀模式期間提供大約40Ω...的驅動器阻抗，可以在寫模式期間提供大約120Ω的寫終結阻抗，並且可以在正常模式期間提供大約60 Ω的正常終結阻抗。圖2 是示出了圖22的數據輸出緩衝器的另一個示例的電路圖。參考圖23B，數據輸出緩衝器IlOOb包括預驅動器1111b、開關控制單元1112b、上拉驅動器1121b和下拉驅動器1122b。預驅動器Illlb可以包括第一反相器1131b。開關控制單元1112b可以包括第一至第四AND門1141b、1142b、1143b和1144b、第一和第二 OR門 1145b和1146b以及第二反相器1147b。上拉驅動器1121b可以包括第一終結電路1123b、 第二終結電路1124b和第三終結電路1125b。第一終結電路112 可以包括第一電晶體Pl 和第一電阻器R1，第二終結電路1124b可以包括第二電晶體P2和第二電阻器R2，並且第三終結電路112 可以包括第三電晶體P3和第三電阻器R3。下拉驅動器112 可以包括第四終結電路1126b。第四終結電路1126b可以包括第四電晶體m和第四電阻器R4。第一反相器1131b可以通過將從存儲器核接收到的讀數據DOUT反相來輸出反相的讀數據D0UTB。在讀模式期間輸出使能信號DOEN有效的同時，第一 AND門1141b、第二 AND門1142b和第四AND門1144b的每一個可以通過對高電平的輸出使能信號DOEN和反相的讀數據DOUTB執行AND運算來輸出反相的讀數據D0UTB。第三AND門114 可以響應於從第二反相器1147b提供的輸出使能信號DOEN的反相信號輸出低電平的信號，並且第一 OR 門114 可以通過對從第三AND門114 提供的低電平的信號和反相的讀數據DOUTB執行 OR運算來輸出反相的讀數據D0UTB。第二 OR門114 可以通過對從第二反相器1147b提供的輸出使能信號DOEN的反相信號和反相的讀數據DOUTB執行OR運算來輸出反相的讀數據D0UTB。因此，在讀模式期間，上拉驅動器1121b和下拉驅動器112 可以響應於反相的讀數據DOUTB執行驅動器操作。在正常模式期間，輸出使能信號DOEN可以被禁止到低電平，並且異步控制信號 ACS可以在低電平無效。第一 AND門1141b、第二 AND門1142b和第四AND門1144b的每一個可以響應於低電平的輸出使能信號DOEN輸出低電平的信號。第三AND門114 可以通過對從第二反相器1147b提供的輸出使能信號DOEN的反相信號和異步控制信號ACS執行 AND運算來輸出異步控制信號ACS，並且第一 OR門1145b可以通過對從第二 AND門1142b 提供的低電平的輸出信號和從第三AND門114 提供的異步控制信號ACS執行OR運算來輸出低電平的異步控制信號ACS。第二 OR門1146b可以響應於從第二反相器1147b提供的輸出使能信號DOEN的反相信號輸出高電平的信號。第一電晶體Pl可以響應於來自於第一 AND門1141b的低電平輸出信號導通，第二電晶體P2可以響應於低電平的異步控制信號 ACS導通，第三電晶體P3可以響應於來自於第二 OR門1146b的高電平截止，第四電晶體N4 可以基於來自於第四AND門1144b的低電平輸出信號截止。因此，在正常模式期間，上拉驅動器1121b可以使用並聯連接的第一電阻器Rl和第二電阻器R2為耦接到外部管腳210的傳輸線提供正常終結阻抗。在寫模式期間，異步控制信號ACS可以被激活到高電平同時輸出使能信號DOEN可以維持在低電平。第一電晶體P1、第三電晶體P3和第四電晶體m可以分別連續地導通、截止和截止，並且第二電晶體P2可以響應於高電平的異步控制信號ACS截止。因此，在寫模式期間，上拉驅動器1121a可以使用第一電阻器Rl為傳輸線提供寫終結阻抗。儘管第一電阻器R1、第二電阻器R2、第三電阻器R3和第四電阻器R4的每一個在圖23A和23B中示出為單個電阻器，但是在一些實施例中，第一電阻器R1、第二電阻器R2、 第三電阻器R3和第四電阻器R4的每一個可以被實現為具有並聯或串聯連接的多個電阻器、用於控制多個電阻器的連接的多個電晶體。在一些實施例中，每個電阻器的阻抗可以通過ZQ校準而調節。圖M是圖21的數據輸出緩衝器的阻抗表。參考圖21和M，在讀模式期間，數據輸出緩衝器1100可以執行驅動器操作，並且可以提供大約40Ω的驅動器阻抗。在寫模式期間，數據輸出緩衝器1100可以執行寫終結操作，其提供大約120Ω的寫終結阻抗。在正常模式期間，數據輸出緩衝器1100可以執行正常終結操作，其提供大約60 Ω的正常終結阻抗。儘管在圖M中示出了在讀模式期間提供大約40 Ω的驅動器阻抗、在寫模式期間提供大約120Ω的寫終結阻抗、以及在正常模式期間提供大約60 Ω的正常終結阻抗的示例，但是根據操作模式的阻抗可以具有各種值。在一些實施例中，可以通過模式寄存器設置來選擇阻抗。圖25是示出了根據一些示範性實施例的操作圖21的數據輸出緩衝器的方法的流程圖。參考圖21和25，如果輸出使能信號DOEN有效(步驟S1210 是)，則數據輸出緩衝器1100執行驅動器操作(步驟S1220)。控制單元1110可以響應於有效的輸出使能信號 DOEN輸出反相的讀數據D0UTB，並且驅動單元1120可以響應於反相的讀數據DOUTB執行驅動器操作。如果輸出使能信號DOEN無效(步驟S1210 否)，則數據輸出緩衝器1100執行終結操作(步驟S1230)。控制單元1110可以響應於無效的輸出使能信號DOEN輸出開關信號 SffS,並且驅動單元1120響應於開關信號SWS執行終結操作。在數據輸出緩衝器1100執行終結操作的同時，數據輸出緩衝器1100響應於異步控制信號ACS調節終結阻抗(步驟S1M0)。例如，在正常模式期間異步控制信號ACS無效的同時，數據輸出緩衝器1100可以執行正常終結操作，其提供大約60Ω的正常終結阻抗。 如果異步控制信號ACS在寫模式期間有效，則數據輸出緩衝器1100可以執行寫終結操作， 其通過調節終結阻抗提供大約120 Ω的寫終結阻抗。數據輸出緩衝器1100可以首先根據輸出使能信號DOEN的邏輯電平確定是否執行驅動器操作，然後可以根據異步控制信號ACS的邏輯電平確定是否執行寫終結操作。因此， 數據輸出緩衝器1100可以按照驅動器操作、寫終結操作和正常終結操作的優先次序操作。圖沈是用於描述圖21的數據輸出緩衝器的操作的時序圖。在圖沈所示的示例中，包括數據輸出緩衝器的存儲器件執行讀操作，然後存儲器件執行寫操作。在圖26中，CMD表示從存儲器控制器傳送到存儲器件的命令信號，DOEN表示輸出使能信號，ACS表示異步控制信號，R_DQ表示提供給數據傳輸線的終結阻抗，DQ表示通過數據傳輸線傳送的數據。參考圖21和沈，如果包括數據輸出緩衝器1100的存儲器件從存儲器控制器接收到讀命令RD，則存儲器件可以在讀延遲RL之後通過數據傳輸線將讀數據RDD傳送到存儲器控制器。存儲器件可以將輸出使能信號DOEN激活到高電平，同時通過數據傳輸線傳送讀數據RDD。數據輸出緩衝器1100可以響應於有效的輸出使能信號DOEN利用大約40 Ω的驅動器阻抗執行驅動器操作。存儲器控制器可以將寫命令WR傳送到存儲器件，並且可以在寫延遲WL之後通過數據傳輸線將寫數據WRD傳送到存儲器件。存儲器件可以在預定的時間段期間激活異步控制信號ACS，以使得數據輸出緩衝器1100可以從開始接收寫數據WRD之前的第一餘量時間 Ml到結束接收寫數據WRD之後的第二餘量時間M2提供大約120 Ω的終結阻抗。例如，第一餘量時間Ml可以對應於2個時鐘周期，第二餘量時間Μ2可以對應於1個時鐘周期。在輸出使能信號DOEN和異步控制信號ACS無效的同時，數據輸出緩衝器1100可以提供大約 60 Ω的終結阻抗。圖27是示出了根據一些示範性實施例的包括圖21的數據輸出緩衝器的存儲器件的框圖。
參考圖27，存儲器件1300包括存儲器核1310、數據輸出緩衝器1100、數據輸入緩衝器1320、ODT緩衝器1340、命令解碼器1350和延遲電路1355。存儲器核1310存儲從數據輸入緩衝器1320提供的寫數據，並基於存儲的寫數據將讀數據提供到數據輸出緩衝器1100。數據輸出緩衝器1100和數據輸入緩衝器1320耦接到外部數據輸入/輸出管腳210。數據輸出緩衝器1100將讀數據通過數據輸入/輸出管腳 210傳送到存儲器控制器，並且數據輸入緩衝器1320通過數據輸入/輸出管腳210從存儲器控制器接收寫數據。命令解碼器1350可以通過解碼通過命令管腳230從存儲器控制器接收到的命令信號CMD來產生與命令信號CMD對應的控制信號。命令解碼器1350可以響應於讀命令產生讀模式信號RDMS。延遲電路1355可以通過同步從命令解碼器1350接收到的讀模式信號 RDMS來產生輸出使能信號D0EN。在通過數據輸入/輸出管腳210傳送讀數據的同時輸出使能信號DOEN可以具有高電平。數據輸出緩衝器1100可以響應於從延遲電路1355接收到的高電平的輸出使能信號DOEN執行驅動器操作。ODT緩衝器1340可以通過ODT管腳220從存儲器控制器接收異步控制信號ACS， 並且可以通過緩衝異步控制信號ACS來將異步控制信號ACS提供給數據輸出緩衝器1100。 數據輸出緩衝器1100可以響應於從ODT緩衝器1340接收到的異步控制信號ACS調節終結阻抗。只有當不需要輸出讀數據時，存儲器件1300才可以不接收用於使能終結電阻器單元的ODT使能信號，並且可以控制數據輸出緩衝器1100執行終結操作，而不接收ODT使能信號。由於基於異步控制信號ACS控制數據輸出緩衝器1100的終結操作，因此存儲器件 1300不需要開啟時鐘同步電路以使能或控制終結操作。因而，存儲器件1300可以在正常模式和寫模式期間關斷時鐘同步電路，從而降低功耗。圖觀是示出了執行圖8的訓練ODT的方法的圖27的存儲器件的一部分的框圖。參考圖沘，存儲器件1300a包括ODT緩衝器1340、異步延遲單元1345、DQS緩衝器 1360、比較單元1370和數據輸出緩衝器1100。根據本實施例的訓練電路包括異步延遲單元 1345和比較單元1370。ODT緩衝器1340可以通過ODT管腳220從存儲器控制器接收異步控制信號ACS。 ODT緩衝器1340可以通過緩衝異步控制信號ACS來將異步控制信號ACS提供給異步延遲單元1345和比較單元1370。異步控制信號ACS可以由異步延遲單元1345延遲，並且延遲後的異步控制信號ACS可以提供給數據輸出緩衝器1100。異步延遲單元1345可以包括用於保持從ODT緩衝器1340接收到的異步控制信號ACS的電壓電平的中繼器。存儲器控制器可以在期望提供寫終結阻抗的時間點發送參考信號REF。DQS緩衝器1360可以通過DQS管腳260從存儲器控制器接收參考信號REF。DQS緩衝器1360可以通過緩衝參考信號REF將參考信號REF提供給比較單元1370。比較單元1370可以包括重複延遲單元1371和相位檢測器1372。重複延遲單元 1371可以從ODT緩衝器1340接收異步控制信號ACS。重複延遲單元1371可以將異步控制信號ACS延遲DQS緩衝器1360的操作時間和由異步延遲單元1345引起的延遲時間的總和。 因此，重複延遲單元1371可以為相位檢測器1372提供相對於施加於數據輸出緩衝器1100 的異步控制信號ACS延遲了 DQS緩衝器1360的操作時間的異步控制信號ACS。
相位檢測器1372可以接收相對於施加於數據輸出緩衝器1100的異步控制信號 ACS延遲了 DQS緩衝器1360的操作時間的異步控制信號ACS，並且可以接收相對於施加於 DQS緩衝器1360的參考信號REF延遲了 DQS緩衝器1360的操作時間的參考信號REF。因此，可以由相位檢測器1372比較異步控制信號ACS被施加於數據輸出緩衝器1100的時間點和參考信號REF被施加於DQS緩衝器1360的時間點。相位檢測器1372可以通過比較接收的異步控制信號ACS的相位和接收的參考信號REF的相位來產生比較結果信號UP/DN。 比較結果信號UP/DN可以指示異步控制信號ACS被施加於ODT數據輸出緩衝器1100的時間點是領先還是落後於期望提供寫終結阻抗的時間點。比較結果信號UP/DN可以通過數據輸入/輸出管腳210a傳送到存儲器控制器。存儲器控制器可以基於比較結果信號UP/DN調節異步控制信號ACS的發送時間點，因而存儲器件1300a可以在期望的時間點提供寫終結阻抗，而不管PVT的變化。圖四是示出了執行圖12的訓練ODT的方法的圖27的存儲器件的一部分的框圖。參考圖四，存儲器件1300b包括ODT緩衝器1340、異步延遲單元1345、DQS緩衝器 1360、比較單元1370、可變延遲單元1380和數據輸出緩衝器1100。根據本實施例的訓練電路包括異步延遲單元Π45、比較單元1370和可變延遲單元1380。異步控制信號ACS可以被可變延遲單元1380和異步延遲單元1345延遲，並且延遲後的異步控制信號ACS可以提供給數據輸出緩衝器1100。存儲器控制器可以在期望提供寫終結阻抗的時間點發送參考信號REF。DQS緩衝器1360可以通過DQS管腳260從存儲器控制器接收參考信號REF。DQS緩衝器1360可以通過緩衝參考信號REF將參考信號REF提供給比較單元1370。比較單元1370可以包括重複延遲單元1371和相位檢測器1372。重複延遲單元 1371可以將異步控制信號ACS延遲DQS緩衝器1360的操作時間和由異步延遲單元1345引起的延遲時間的總和。因此，重複延遲單元1371可以為相位檢測器1372提供相對於施加於數據輸出緩衝器1100的異步控制信號ACS延遲了 DQS緩衝器1360的操作時間的異步控制信號ACS。相位檢測器1372可以接收相對於施加於數據輸出緩衝器1100的異步控制信號 ACS延遲了 DQS緩衝器1360的操作時間的異步控制信號ACS，並且可以接收相對於施加於 DQS緩衝器1360的參考信號REF延遲了 DQS緩衝器1360的操作時間的參考信號REF。因此，可以由相位檢測器1372比較異步控制信號ACS被施加於數據輸出緩衝器1100的時間點和參考信號REF被施加於DQS緩衝器1360的時間點。相位檢測器1372可以通過比較接收的異步控制信號ACS的相位和接收的參考信號REF的相位來產生比較結果信號UP/DN。 比較結果信號UP/DN可以指示異步控制信號ACS被施加於ODT數據輸出緩衝器1100的時間點是領先還是落後於期望提供寫終結阻抗的時間點。可變延遲單元1380可以接收比較結果信號UP/DN，並且可以基於比較結果信號 UP/DN調節異步控制信號ACS的延遲時間，因而存儲器件1300b可以在期望的時間點提供寫終結阻抗，而不管PVT的變化。圖30是示出了根據其它示範性實施例的包括圖21的數據輸出緩衝器的存儲器件的框圖。參考圖30，存儲器件1400包括存儲器核1410、數據輸出緩衝器1100、數據輸入緩衝器1420、命令解碼器1440、延遲電路1445和脈衝發生器1450。存儲器核1410存儲從數據輸入緩衝器1320提供的寫數據，並基於存儲的寫數據將讀數據提供到數據輸出緩衝器1100。數據輸出緩衝器1100和數據輸入緩衝器1420耦接到外部數據輸入/輸出管腳210。數據輸出緩衝器1100將讀數據通過數據輸入/輸出管腳 210傳送到存儲器控制器，並且數據輸入緩衝器1420通過數據輸入/輸出管腳210從存儲器控制器接收寫數據。命令解碼器1440可以通過解碼經由命令管腳230從存儲器控制器接收到的命令信號CMD來產生與命令信號CMD對應的控制信號。命令解碼器1440可以響應於讀命令產生讀模式信號RDMS。延遲電路1445可以通過同步從命令解碼器1440接收到的讀模式信號 RDMS來產生輸出使能信號D0EN。在通過數據輸入/輸出管腳210傳送讀數據的同時輸出使能信號DOEN可以具有高電平。數據輸出緩衝器1100可以響應於從延遲電路1445接收到的高電平的輸出使能信號DOEN執行驅動器操作。命令解碼器1440可以響應於寫命令產生寫模式信號WDMS。脈衝發生器1450可以產生與外部時鐘信號不同步的異步控制信號ACS。脈衝發生器1450產生的異步控制信號ACS可以是在預定時間段期間具有高電平的脈衝信號。脈衝發生器1450可以包括在命令解碼器1440中，或可以被布置在命令解碼器1440的外面。數據輸出緩衝器1100可以響應於從脈衝發生器1450接收到的異步控制信號ACS調節終結阻抗。由於命令解碼器1440和脈衝發生器1450基於寫命令產生異步控制信號ACS，因此存儲器件1400不需要接收來自於存儲器控制器的異步控制信號ACS，和可以被實現為不具有ODT管腳。因此，存儲器件1400可以具有減少數目的外部管腳。此外，由於異步控制信號ACS不與外部時鐘信號同步，因此存儲器件1400可以在正常模式和寫模式期間關斷時鐘同步電路。因此，存儲器件1400可以降低功耗。圖31是示出了執行圖18的訓練ODT的方法的圖30的存儲器件的一部分的框圖。參考圖31，存儲器件1400a包括命令解碼器1440、脈衝發生器1450、異步延遲單元 1445、DQS緩衝器1460、比較單元1470、可變延遲單元1480和數據輸出緩衝器1100。根據本實施例的訓練電路包括異步延遲單元1445、比較單元1470和可變延遲單元1480。命令解碼器1440可以通過命令管腳230從存儲器控制器接收寫命令WR，並且可以響應於寫命令 WR產生寫模式信號WDMS。脈衝發生器1450可以響應於寫模式信號WDMS產生異步控制信號ACS。異步控制信號ACS可以被可變延遲單元1480和異步延遲單元1445延遲，並且延遲後的異步控制信號ACS可以被提供給數據輸出緩衝器1100。存儲器控制器可以在期望提供寫終結阻抗的時間點發送參考信號REF。DQS緩衝器1460可以通過DQS管腳260從存儲器控制器接收參考信號REF。DQS緩衝器1460可以通過緩衝參考信號REF將參考信號REF提供給比較單元1470。比較單元1470可以包括重複延遲單元1471和相位檢測器1472。重複延遲單元 1471可以從可變延遲單元1480接收異步控制信號ACS。重複延遲單元1471可以將異步控制信號ACS延遲DQS緩衝器1460的操作時間和由異步延遲單元1445引起的延遲時間的總和。因此，重複延遲單元1471可以為相位檢測器1472提供相對於施加於數據輸出緩衝器 1100的異步控制信號ACS延遲了 DQS緩衝器1460的操作時間的異步控制信號ACS。相位檢測器1472可以接收相對於施加於數據輸出緩衝器1100的異步控制信號ACS延遲了 DQS緩衝器1460的操作時間的異步控制信號ACS，並且可以接收相對於施加於 DQS緩衝器1460的參考信號REF延遲了 DQS緩衝器1460的操作時間的參考信號REF。相位檢測器1372可以產生比較結果信號UP/DN，指示異步控制信號ACS被施加於數據輸出緩衝器1100的時間點領先還是落後於期望提供寫終結阻抗的時間點。可變延遲單元1480可以接收比較結果信號UP/DN，並且可以基於比較結果信號 UP/DN調節異步控制信號ACS的延遲時間，因而存儲器件1400a可以在期望的時間點提供寫終結阻抗，而不管PVT的變化。圖32是示出根據一些示範性實施例的存儲器模塊的框圖。參考圖32，存儲器模塊1500包括第一存儲器組1510和第二存儲器組1520。第一存儲器組1510和第二存儲器組1520分別接收第一晶片選擇信號CSl和第二晶片選擇信號CS2。第一存儲器組1510和第二存儲器組1520可以響應於第一晶片選擇信號CSl和第二晶片選擇信號CS2被有選擇地操作。儘管在圖32中示出了每個組接收一個晶片選擇信號CS的示例，但是每個組可以接收多個晶片選擇信號。晶片選擇信號可以從存儲器控制器直接施加，或者可替換地可以由緩衝器產生或選擇。第一存儲器組1510和第二存儲器組1520可以布置在存儲器模塊1500的相同側或不同側。儘管在圖32中將存儲器模塊1500示出為包括兩個存儲器組1510和1520，但是存儲器模塊1500可以包括一個或多個存儲器組。第一存儲器組1510和第二存儲器組1520的每一個可以包括多個存儲器件。每個存儲器件可以是圖6的存儲器件400或圖27的存儲器件1300，其通過ODT管腳從存儲器控制器接收異步控制信號。第一存儲器組1510和第二存儲器組1520通過相同的傳輸線從存儲器控制器接收異步控制信號。因此，在包括存儲器模塊1500的存儲器系統中，傳輸線的數目可以減少。圖33是根據操作模式的、包括在圖32的存儲器模塊中的存儲器組的阻抗表。參考圖32和33，在第一存儲器組1510執行讀操作的同時，第一存儲器組1510可以提供大約40 Ω的驅動器阻抗，並且第二存儲器組1520可以提供大約60 Ω的正常終結阻抗。在第二存儲器組1520執行讀操作的同時，第一存儲器組1510可以提供大約60Ω的正常終結阻抗，並且第二存儲器組1520可以提供大約40 Ω的驅動器阻抗。在第一存儲器組1510或第二存儲器組1520執行寫操作的同時，第一存儲器組 1510和第二存儲器組1520可以通過相同的傳輸線接收相同的異步控制信號。第一存儲器組1510和第二存儲器組1520 二者可以提供大約120 Ω的寫終結電阻器阻抗。在第一存儲器組1510和第二存儲器組1520不執行讀操作和寫操作的同時，第一存儲器組1510和第二存儲器組1520可以提供大約60 Ω的正常終結阻抗。圖34是示出根據其它示範性實施例的存儲器模塊的框圖。參考圖；34，存儲器模塊1600包括第一存儲器組1610和第二存儲器組1620。第一存儲器組1610和第二存儲器組1620分別接收第一晶片選擇信號CSl和第二晶片選擇信號CS2。第一存儲器組1610和第二存儲器組1620可以響應於第一晶片選擇信號CSl和第二晶片選擇信號CS2被有選擇地操作。儘管在圖34中示出了每個組接收一個晶片選擇信號CS的示例，但是每個組可以接收多個晶片選擇信號。晶片選擇信號可以從存儲器控制器直接施加，或者可替換地可以由緩衝器產生或選擇。第一存儲器組1610和第二存儲器組1620的每一個可以包括多個存儲器件。每個存儲器件可以是圖15的存儲器件900或圖30的存儲器件1400，其基於從存儲器控制器接收到的寫命令產生異步控制信號。由於第一存儲器組1610和第二存儲器組1620基於寫命令產生異步控制信號，因此第一存儲器組1610和第二存儲器組1620不包括ODT管腳。因此，在包括存儲器模塊1600 的存儲器系統中，傳輸線的數目可以減少。圖35是根據操作模式的、包括在圖34的存儲器模塊中的存儲器組的阻抗表。參考圖34和35，在第一存儲器組1610執行讀操作的同時，第一存儲器組1610可以提供大約40 Ω的驅動器阻抗，並且第二存儲器組1620可以提供大約60 Ω的正常終結阻抗。在第二存儲器組1620執行讀操作的同時，第一存儲器組1610可以提供大約60Ω的正常終結阻抗，並且第二存儲器組1620可以提供大約40 Ω的驅動器阻抗。在第一存儲器組1610執行寫操作的同時，第一存儲器組1610可以提供大約120 Ω 的寫終結阻抗，並且第二存儲器組1620可以提供大約60 Ω的正常終結阻抗。在第二存儲器組1620執行寫操作的同時，第一存儲器組1610可以提供大約60 Ω的正常終結阻抗，並且第二存儲器組1620可以提供大約120 Ω的寫終結阻抗。在第一存儲器組1610和第二存儲器組1620不執行讀操作和寫操作的同時，第一存儲器組1610和第二存儲器組1620可以提供大約60 Ω的正常終結阻抗。圖36Α至36F是示出根據一些示範性實施例的存儲器模塊的示例的框圖。參考圖36Α，存儲器模塊1700a可以被實現為無緩衝的雙列直插式存儲器模塊 (UDIMM)。存儲器模塊1700a可以包括向數據傳輸線DQ提供ODT的多個存儲器件。存儲器件可以耦接到數據傳輸線DQ，並且可以以樹狀拓撲耦接到命令/地址傳輸線CA。在一些實施例中，可以採用使用參考數據電壓和參考命令/地址電壓的偽差分信令來傳送數據和命令/地址。參考圖36B，存儲器模塊1700b可以被實現為UDIMM。存儲器模塊1700b可以包括向數據傳輸線DQ提供ODT的多個存儲器件以及耦接到命令/地址傳輸線CA的一端的模塊終結電阻器單元1732b。命令/地址傳輸線CA可以以fly-by菊花鏈拓撲耦接到存儲器件。 存儲器模塊1700b可以執行讀/寫調整(leveling)。參考圖36C，存儲器模塊1700c可以被實現作為寄存雙列直插式存儲器模塊 (RDIMM)。存儲器模塊1700c可以包括向數據傳輸線DQ提供ODT的多個存儲器件、通過命令 /地址傳輸線CA向存儲器件提供命令/地址信號的命令/地址寄存器1731c、以及耦接到命令/地址傳輸線CA的兩端的模塊電阻器單元1732c和1733c。命令/地址寄存器1731c 可以以菊花鏈拓撲耦接到存儲器件。參考圖36D，存儲器模塊1700d可以被實現為RDIMM。存儲器模塊1700d可以包括向數據傳輸線DQ提供ODT的多個存儲器件、通過命令/地址傳輸線CA向存儲器件提供命令/地址信號的命令/地址寄存器1731d、以及耦接到命令/地址傳輸線CA的一端的模塊電阻器單元1732d。命令/地址寄存器1731d可以以fly-by菊花鏈拓撲耦接到存儲器件。 存儲器模塊1700d可以執行讀/寫調整。
參考圖36E，存儲器模塊1700e可以被實現為完全緩衝的雙列直插式存儲器模塊 (FBDIMM)。存儲器模塊1700e可以包括向數據傳輸線提供ODT的多個存儲器件、以及通過轉換從存儲器控制器接收到的高速分組來提供命令/地址信號和數據的集線器1731e。例如，集線器1731e可以是高級的存儲緩衝器AMB。參考圖36F，存儲器模塊1700f可以被實現為負載降低的雙列直插式存儲器模塊 LRDIMM。存儲器模塊1700f可以包括向數據傳輸線提供ODT的多個存儲器件、以及通過緩衝經由多個傳輸線來自於存儲器控制器的命令/地址信號和數據來提供命令/地址信號和數據的緩衝器1731f。緩衝器1731f和存儲器件之間的數據傳輸線可以以點對點拓撲耦接。 緩衝器1731f和存儲器件之間的命令/地址傳輸線可以以多站拓撲、菊花鏈拓撲、fly-by菊花鏈拓撲等等耦接。由於緩衝器1731f緩衝命令/地址信號和數據二者，因此存儲器控制器可以通過僅僅驅動緩衝器1731f的負載與存儲器模塊1700f接口連接。因此，存儲器模塊1700f可以包括更多的存儲器件和更多的存儲器組，並且存儲器系統可以包括更多的存儲器模塊。圖37是示出了根據一些示範性實施例的存儲器系統的框圖。參考圖37，存儲器系統1800包括存儲器控制器1810和至少一個存儲器模塊1820 和 1830。第一存儲器模塊1820和第二存儲器模塊1830可以經由總線1840耦接到存儲器控制器1810。第一存儲器模塊1820和第二存儲器模塊1830的每一個可以是圖32的存儲器模塊1500、圖；34的存儲器模塊1600、圖36A至36F的存儲器模塊1700a至1700f。第一存儲器模塊1820可以包括至少一個存儲器組Rl和R2，並且第二存儲器模塊 1830可以包括至少一個存儲器組R3和R4。在一些實施例中，存儲器組Rl、R2、R3和R4可以以多站拓撲耦接，其共享傳輸線。存儲器組Rl、R2、R3和R4(或包括在存儲器組Rl、R2、 R3和R4中的存儲器件)可以向數據傳輸線提供終結阻抗，從而增加信號完整性。在一些實施例中，存儲器控制器1810可以執行0DT。例如，存儲器控制器1810可以使用耦接在電源電壓VDDQ和傳輸線之間的上拉電阻器RTT執行上拉終結操作。圖38A至39B是根據操作模式的、包括在圖37的存儲器系統中的存儲器組的阻抗表。在圖38A和38B中，示出了圖32的存儲器模塊1500被用作第一存儲器模塊1820 和第二存儲器模塊1830的存儲器組的阻抗。圖38A示出了第二存儲器模塊1830包括兩個存儲器組的示例，並且圖38B示出了第二存儲器模塊1830包括一個存儲器組的示例。參考圖37和38A，執行讀操作的第一至第四存儲器組Rl、R2、R3和R4的一個存儲器組可以提供大約40 Ω的驅動器阻抗，並且其它存儲器組可以提供大約60 Ω的正常終結阻抗。如果第一存儲器組Rl或第二存儲器組R2執行寫操作，則第一和第二存儲器組Rl 和R2可以提供大約120 Ω的寫終結阻抗，並且第三和第四存儲器組R3和R4可以提供大約 60 Ω的正常終結阻抗。如果第三存儲器組R3或第四存儲器組R4執行寫操作，第一和第二存儲器組Rl和R2可以提供大約60 Ω的正常終結阻抗，並且第三和第四存儲器組R3和R4 可以提供大約120Ω的寫終結阻抗。在第一至第四存儲器組R1、R2、R3和R4不執行讀操作和寫操作時，第一至第四存儲器組R1、R2、R3和R4可以提供大約60 Ω的正常終結阻抗。參考圖37和38Β，執行讀操作的第一至第三存儲器組Rl、R2和R3的一個存儲器組可以提供大約40 Ω的驅動器阻抗，並且其它存儲器組可以提供大約60 Ω的正常終結阻抗。 如果第一存儲器組Rl或第二存儲器組R2執行寫操作，則第一和第二存儲器組Rl和R2可以提供大約120Ω的寫終結阻抗，並且第三存儲器組R3可以提供大約60 Ω的正常終結阻抗。如果第三存儲器組R3執行寫操作，則第一和第二存儲器組Rl和R2可以提供大約60 Ω 的正常終結阻抗，並且第三存儲器組R3可以提供大約120 Ω的寫終結阻抗。在第一至第三存儲器組Rl、R2和R3不執行讀操作和寫操作時，第一至第三存儲器組Rl、R2和R3可以提供大約60 Ω的正常終結阻抗。在圖39Α和39Β中，示出了圖34的存儲器模塊1600被用作第一存儲器模塊1820 和第二存儲器模塊1830的存儲器組的阻抗。圖39Α示出了第二存儲器模塊1830包括兩個存儲器組的示例，並且圖39Β示出了第二存儲器模塊1830包括一個存儲器組的示例。參考圖37和39Α，執行讀操作的第一至第四存儲器組R1、R2、R3和R4的一個存儲器組可以提供大約40 Ω的驅動器阻抗，並且其它存儲器組可以提供大約60 Ω的正常終結阻抗。執行寫操作的第一至第四存儲器組Rl、R2、R3和R4的一個存儲器組可以提供大約 120 Ω的寫終結阻抗，並且其它存儲器組可以提供大約60 Ω的正常終結阻抗。在第一至第四存儲器組Rl、R2、R3和R4不執行讀操作和寫操作時，第一至第四存儲器組Rl、R2、R3和 R4可以提供大約60 Ω的正常終結阻抗。參考圖37和39Β，執行讀操作的第一至第三存儲器組Rl、R2和R3的一個存儲器組可以提供大約40Ω的驅動器阻抗，並且其它存儲器組可以提供大約60 Ω的正常終結阻抗。執行寫操作的第一至第三存儲器組Rl、R2和R3的一個存儲器組可以提供大約120 Ω 的寫終結阻抗，並且其它存儲器組可以提供大約60 Ω的正常終結阻抗。在第一至第三存儲器組Rl、R2和R3不執行讀操作和寫操作時，第一至第三存儲器組Rl、R2和R3可以提供大約60 Ω的正常終結阻抗。圖40是示出了根據一些示範性實施例的計算系統的框圖。參考圖40，計算系統1900包括處理器1910、系統控制器1920和存儲器系統1800。 計算系統1900可以進一步包括處理器總線1930、擴展總線1940、輸入設備1950、輸出設備 1960和存儲設備1970。存儲系統1800可以包括至少一個存儲器模塊1820和用於控制存儲器模塊1820的存儲器控制器1810。存儲器模塊1820可以包括在系統控制器1920中。處理器1910可以執行各種計算功能，諸如運行用於執行特定的計算或任務的特定的軟體。例如，處理器1910可以是微處理器、中央處理單元(CPU)、數位訊號處理器等等。 處理器1910可以經由包括地址總線、控制總線和/或數據總線的處理器總線1930耦接到系統控制器1920。系統控制器1920可以耦接到擴展總線1940，諸如外設元件互連(PCI) 總線。處理器1910可以控制諸如鍵盤、滑鼠之類的輸入設備1950、諸如印表機、顯示設備之類的輸出設備I960、以及諸如硬碟驅動器、光碟只讀存儲器(CD-ROM)、固態驅動器(SSD)之類的存儲設備1970。存儲器控制器1810可以控制存儲器模塊執行從處理器1910提供的命令。存儲器模塊1820可以存儲從存儲器控制器1810提供的數據，並且可以將存儲的數據提供到存儲器控制器1810。存儲器模塊1820可以包括多個存儲器件，諸如動態隨機存取存儲器 (DRAM)、靜態隨機存取存儲器(SRAM)、非易失性存儲器等等。多個存儲器件可以包括根據在上文描述的示範性實施例的至少一個的用於提供終結阻抗的一個或多個ODT電路。
計算系統1900可以適用於桌上型計算機、筆記本、計算機、工作站、手持設備等寸。如上所述，根據一些示範性實施例的ODT電路、數據輸出緩衝器、存儲器件、存儲器模塊、操作ODT電路的方法、操作數據輸出緩衝器的方法和訓練ODT的方法可以通過關斷時鐘同步電路降低功耗、可以被實現為不具有用於ODT的延遲電路、並且可以減少傳輸線的數目。上文說明示範性實施例並且不應當被看作是對其的限制。儘管已經描述了幾個示範性實施例，但是本領域技術人員將容易理解，在不實質上脫離本發明構思的新穎教導和優點的情況下，可以對示範性實施例進行許多修改。因此，所有這樣的修改預期被包括在權利要求書所定義的本發明構思的範圍內。
權利要求
1.一種片上終結ODT電路，包括第一終結電路，被配置為在輸入/輸出數據節點處提供第一終結阻抗；第二終結電路，被配置為在該輸入/輸出數據節點處提供第二終結阻抗；和控制電路，被配置為對輸出使能信號DOEN和異步控制信號ACS執行邏輯運算以輸出第一控制信號和第二控制信號以分別有選擇地激活第一終結電路和第二終結電路，以有選擇地在該輸入/輸出數據節點上提供第一終結阻抗、第二終結阻抗、或第一終結阻抗和第二終結阻抗二者。
2.如權利要求1所述的ODT電路，其中該輸入/輸出數據節點接收讀出或寫入存儲器件的數據，其中基於用於存儲器讀、寫或正常模式的DOEN和ACS的預定的邏輯電平在該輸入/輸出數據節點上提供不同的終結阻抗值。
3.如權利要求1所述的ODT電路，其中在DOEN信號處存在邏輯電平H時，不激活存儲器讀模式和第一終結電路和第二終結電路；在DOEN處存在邏輯電平L且在ACS信號處存在邏輯電平H時，激活存儲器寫模式和第一終結電路；以及在DOEN處存在邏輯電平L且在 ACS信號處存在邏輯電平L時，激活正常操作和第一終結電路和第二終結電路二者。
4.如權利要求2所述的ODT電路，其中在輸入/輸出數據節點處提供大約120歐姆的終結阻抗用於存儲器寫操作，提供大約60歐姆的終結阻抗用於正常操作，並且在存儲器讀期間在輸入/輸出數據節點處不提供終結阻抗。
5.如權利要求2所述的ODT電路，其中在存儲器件的外部管腳處接收ACS信號，並且該輸入/輸出數據節點連接到存儲器件的另一個外部管腳。
6.如權利要求2所述的ODT電路，其中該ACS信號相對於該存儲器件的時鐘信號異步。
7.如權利要求2所述的ODT電路，其中基於存儲器寫命令產生該ACS信號。
8.如權利要求7所述的ODT電路，還包括脈衝發生器，被配置為產生具有大於寫數據窗口的脈衝寬度的ACS信號。
9.如權利要求7所述的ODT電路，還包括命令解碼器，被配置為從外部存儲器控制器接收存儲器讀和寫命令。
10.如權利要求2所述的ODT電路，其中該DOEN信號用於使能該存儲器件的輸出緩衝
11.如權利要求1所述的ODT電路，其中第一終結電路包括響應於第一控制信號的開關器件和至少一個電阻器。
12.如權利要求1所述的ODT電路，其中該控制電路包括邏輯門中的一個或至少一個多路復用器。
13.如權利要求1所述的ODT電路，還包括第三終結電路和由該控制電路產生的第三控制信號，以有選擇地激活該第三終結電路以有選擇地在該輸入/輸出數據節點上提供第三阻抗。
14.如權利要求13所述的ODT電路，其中在輸入/輸出數據節點處提供大約120歐姆的終結阻抗用於存儲器寫，並且提供大約60歐姆的終結阻抗用於正常模式，並且存在大約 40歐姆的驅動器阻抗用於存儲器讀。
15.一種片上終結ODT和訓練電路，包括終結電路，被配置為在輸入/輸出數據節點處提供終結阻抗，該終結電路具有基於異步控制信號ACS的存在有選擇地將終結阻抗連接到輸入/輸出數據節點的開關器件；和訓練電路，包括異步信號延遲器，被配置為延遲ACS信號到終結電路的信號路徑；和比較單元，被配置為比較ACS信號和參考信號之間的相位差，該比較單元包括相位檢測器和重複延遲器，其中該重複延遲器被配置為延遲該ACS信號到該相位檢測器的信號路徑，並且該相位檢測器被配置為輸出該相位差作為訓練結果。
16.如權利要求15所述的電路，其中經由外部管腳從存儲器控制器接收該ACS信號和參考信號。
17.如權利要求15所述的電路，其中經由外部管腳將訓練結果輸出到存儲器控制器， 以存儲在該存儲器控制器中的寄存器中。
18.如權利要求17所述的電路，其中該存儲器控制器被配置為使用該訓練結果調節該 ACS信號或參考信號的相位。
19.如權利要求16所述的電路，其中該存儲器控制器被配置為在發布寫命令時發出該 ACS信號。
20.如權利要求15所述的電路，還包括布置在該ACS信號的信號路徑中的可變延遲器， 該可變延遲器被配置為基於從該相位檢測器輸出的訓練結果改變該ACS信號的延遲。
21.如權利要求20所述的電路，其中經由外部管腳從存儲器控制器接收該ACS信號和參考信號。
22.如權利要求21所述的電路，其中該存儲器控制器被配置為在發布寫命令時發出該 ACS信號。
23.如權利要求20所述的電路，還包括被配置為從外部存儲器控制器接收命令的命令解碼器，以及被配置為在從該命令解碼器接收到存儲器寫信號時產生ACS信號的脈衝發生ο
24.一種存儲器件，包括存儲器核，具有存儲器單元陣列；數據輸入/輸出管腳，通過數據緩衝器連接到該存儲器核；和片上終結ODT電路，包括終結電路，被配置為在該輸入/輸出數據管腳處提供終結阻抗，該終結電路具有基於異步控制信號ACS的存在有選擇地將終結阻抗連接到該輸入/輸出數據管腳的開關器件， 其中ACS是基於存儲器寫命令的存在而產生的。
25.如權利要求M所述的存儲器件，還包括訓練電路，包括異步信號延遲器，被配置為延遲ACS信號到終結電路的信號路徑；和比較單元，被配置為比較ACS信號和參考信號之間的相位差，該比較單元包括相位檢測器和重複延遲器，其中該重複延遲器被配置為延遲該ACS信號到該相位檢測器的信號路徑，並且該相位檢測器被配置為輸出該相位差作為訓練結果。
26.如權利要求25所述的存儲器件，還包括布置在該ACS信號的信號路徑中的可變延遲器，該可變延遲器被配置為基於從該相位檢測器輸出的訓練結果改變該ACS信號的延遲。
27.如權利要求25所述的存儲器件，其中經由外部管腳將訓練結果輸出到存儲器控制器，以存儲在該存儲器控制器中的寄存器中。
28.一種在存儲器件的輸入/輸出數據線處提供終結阻抗的方法，包括對輸出使能DOEN信號和異步控制信號ACS執行邏輯運算以輸出第一控制信號和第二控制信號，以分別有選擇地激活具有第一終結阻抗的第一終結電路和具有第二終結阻抗的第二終結電路，以在該輸入/輸出數據線處有選擇地提供第一終結阻抗、第二終結阻抗、或第一終結阻抗和第二終結阻抗二者，其中ACS相對於該存儲器件的時鐘信號是異步的，並且基於存儲器寫命令的存在而產生，並且DOEN信號基於存儲器讀命令的存在而產生。
29.如權利要求觀所述的方法，其中基於用於存儲器讀、寫或正常模式的DOEN和ACS 的預定的邏輯電平在該輸入/輸出數據線上提供不同的終結阻抗值。
30.如權利要求四所述的方法，其中使用從外部時鐘信號產生的內部時鐘信號產生該 DOEN信號，並且在存儲器寫和正常模式期間關斷該內部時鐘信號。
31.如權利要求觀所述的方法，其中激活第一終結電路以在該輸入/輸出數據線處提供大約120歐姆用於存儲器寫操作，激活第一終結電路和第二終結電路二者以在輸入/輸出數據線處提供大約60歐姆的終結阻抗用於正常操作，並且對於存儲器讀不激活終結電路。
32.如權利要求觀所述的方法，其中該ACS由存儲器控制器產生並且在存儲器件的外部管腳處接收，並且該輸入/輸出數據線連接到存儲器件的另一個外部管腳。
33.如權利要求觀所述的方法，還包括在該存儲器件處解碼從外部存儲器控制器發出的命令並且基於寫命令的解碼產生該ACS。
34.如權利要求32所述的方法，其中產生該ACS包括產生大於寫數據窗口的脈衝寬度。
35.如權利要求觀所述的方法，還包括產生第三控制信號以有選擇地激活第三終結電路以有選擇地在該輸入/輸出數據線上提供第三阻抗。
36.如權利要求35所述的方法，其中在輸入/輸出數據線處提供大約120歐姆的終結阻抗用於存儲器寫，並且提供大約60歐姆的終結阻抗用於正常操作，並且存在大約40歐姆的驅動器阻抗用於存儲器讀。
37.一種片上終結和訓練方法，包括基於存儲器寫命令產生異步控制信號ACS ；比較ACS和參考信號之間的相位差；基於該比較結果改變延遲該ACS的延遲單元；以及利用該ACS激活終結電路以將終結阻抗連接到存儲器件的輸入/輸出數據線。
38.如權利要求37所述的方法，其中該ACS和參考信號是從存儲器控制器發出的。
39.如權利要求38所述的方法，其中經由外部管腳將比較結果輸出到存儲器控制器， 以存儲在該存儲器控制器中的寄存器中。
40.如權利要求37所述的方法，還包括使用在該存儲器件處響應於該比較結果的可變延遲器來改變該ACS信號的傳輸的延遲。
41.如權利要求37所述的方法，還包括在該存儲器件處解碼從外部存儲器控制器發出的命令，並且在解碼存儲器寫命令後產生該ACS。
42.一種存儲器模塊，包括第一存儲器組，包括可經由第一晶片選擇信號訪問的多個第一存儲器件；和第二存儲器組，包括可經由第二晶片選擇信號訪問的多個第二存儲器件，其中第一存儲器件和第二存儲器件的每一個包括存儲器核，被配置為存儲數據以及基於存儲的數據產生讀數據；數據輸出緩衝器，被配置為將該讀數據通過耦接到第一外部管腳的傳輸線傳送到存儲器控制器；和片上終結ODT電路，被配置為基於第一晶片選擇信號、第二晶片選擇信號、和相對於時鐘信號異步的異步控制信號ACS的邏輯組合，有選擇地將不同的終結阻抗提供給傳輸線。
43.如權利要求42所述的存儲器模塊，其中第一存儲器組和第二存儲器組通過相同的線從存儲器控制器接收ACS。
44.如權利要求42所述的存儲器模塊，其中在該存儲器模塊處基於存儲器寫命令的存在而產生ACS。
45.如權利要求42所述的存儲器模塊，其中該存儲器模塊是UDIMM、RDIMM、FBDIMM或 LRDIMM 之一。
46.如權利要求42所述的存儲器模塊，其中該存儲器模塊是RDMM，並且命令/地址 (CA)線在兩端處終結。
47.如權利要求42所述的存儲器模塊，其中該存儲器模塊是RDMM，並且命令/地址 (CA)線是fly-by耦接且在一端處終結。
48.如權利要求42所述的存儲器模塊，其中在該傳輸線處提供的終結阻抗大約為120 歐姆以用於將數據寫入被選中的存儲器件中，以及提供大約60歐姆以用於正常操作模式， 以及存在大約40歐姆的驅動器阻抗以用於從被選中的存儲器件讀出存儲器數據。
49.一種計算系統，包括處理器，經由處理器總線連接到系統控制器，被配置為通過利用至少一個時鐘信號控制系統，該系統包括存儲器系統，包括至少一個存儲器模塊和用於控制具有至少一個存儲器件的至少一個存儲器模塊的存儲器控制器，存儲器件包括存儲器核，具有存儲器單元陣列；數據輸入/輸出管腳，通過數據緩衝器連接到該存儲器核；和片上終結ODT電路，包括終結電路，被配置為在該輸入/輸出數據管腳處提供終結阻抗，該終結電路具有基於異步控制信號ACS的存在有選擇地將終結阻抗連接到該輸入/輸出數據管腳的開關器件， 其中ACS相對於該時鐘信號異步地產生。
50.如權利要求49所述的計算系統，其中由存儲器控制器基於存儲器寫命令的發出來產生該ACS。
51.如權利要求49所述的計算系統，其中該計算系統包括在桌上型計算機或手持計算設備之內。
全文摘要
一種存儲器件，包括存儲器件，具有包括存儲器單元陣列的存儲器核；數據輸入/輸出管腳，通過數據緩衝器連接到該存儲器核；和片上終結電路。片上終結電路包括終結電路，被配置為在該輸入/輸出數據管腳處提供終結阻抗，該終結電路具有基於異步控制信號ACS的存在有選擇地將終結阻抗連接到該輸入/輸出數據管腳的開關器件，其中該ACS是基於存儲器寫命令的存在產生的。該存儲器件還包括訓練電路，包括異步信號延遲器，被配置為延遲ACS信號到終結電路的信號路徑；和比較單元，被配置為比較ACS信號和參考信號之間的相位差，該比較單元包括相位檢測器和重複延遲器，其中該重複延遲器被配置為延遲該ACS信號到該相位檢測器的信號路徑，並且該相位檢測器被配置為輸出該相位差作為訓練結果。
文檔編號G11C11/413GK102194515SQ20111004220
公開日2011年9月21日 申請日期2011年2月22日 優先權日2010年2月23日
發明者全英珍 申請人:三星電子株式會社