應力測試方法和測試裝置的製作方法

2023-05-19 03:18:21

專利名稱：應力測試方法和測試裝置的製作方法
技術領域：
本發明一般地涉及集成電路晶片測試，具體地說，涉及對半導體器件進行應力測 試的方法和裝置。
背景技術：
在半導體技術可靠性領域的歷史上，對半導體器件進行應力測試的方法是首先 從晶片切割一測試器件，將其安裝在載體上，然後將其與其他器件一起插入大型溫度室內， 其中為被測器件(DUT)接上適當施加的電源。通常在各讀出間對DUT—次施加數天和數周 的應力。為了測試，一次一個地取下DUT並將DUT放在測試器上。當前技術水平已發展到通常使用與晶片探測器相關的相對簡單的設備在晶片上 對器件施加應力和執行測試。通常以高得多的條件施加應力，從而對每個器件施加數分鐘 到數小時的應力，並在對器件施加應力期間連續獲得讀數，或至少在施加應力過程中頻繁 獲得讀數。此方案要求一次只能對晶片上的一個器件施加應力。另外，使用目前可用於晶 片級測試的相對簡單的測試器，只能對少數器件(通常為1個DUT，但有時為2到4個DUT) 施加應力和進行測試。由於每個晶片上被施加應力和測試的器件數相對較少，因此所收集 的數據量太少而無法表徵跨DUT的任何實際統計變化。近幾年，已可使用多個探測頭，原則上允許一次測量2到16個晶片。但是由於其 成本、設置時間以及性能相對較差(至少對於4個探頭以上的情況)，所以對於上述問題而 言，多個探頭並非最優的解決方案。因此，多個探頭並未得到廣泛認可。因此，對於每個具 有特定機械配置的晶片，僅對一個或兩個DUT執行應力測試。負偏壓溫度不穩定性(NBTI)改變了測試工藝。隨著CMOS PFET電晶體數目的 增多，NBTI已成為非常重要的CMOS PFET電晶體故障測試機制。由於移除應力後發生 的迅速鬆弛並且由於隨著器件變窄，位移變化迅速增大(即使平均位移正常也是如此)， 因此加大了理解所述機制的難度。最近，設計了允許使用常規測試設備測量單個器件 短至10-100納秒的鬆弛時間的電路(參見例如共同擁有的美國專利申請第12/061077 號[代理案號AUS920070812US1])。但是，這些方法沒有解決跨DUT的變化。參見共同 受讓人 Visweswariah 的美國專利第 7，111,260 號以及 C. Visweswariah、K. Ravindran、 K. Kalafala、S. G. Walker 禾口 S. Narayan 的論文"First-order incremental block-based statistical timing analysis (基於一階增量塊的統計時序分析)」(設計自動化會議 (DAC)，加利福尼亞州聖地牙哥，第331-336頁，2004年6月)。在測試時需要這樣的能力對給定晶片上的所有DUT並行施加應力(以使施加應 力時間較短)，然後測試該晶片上的單個DUT，同時使該晶片上的其他器件處於應力之下以 避免返回鬆弛狀態。

發明內容
本發明涉及一種在不需要任何附加或專用設備的情況下，允許對多個半導體器件DUT並行施加應力，然後在其餘DUT處於應力狀態的情況下單獨地測試DUT的方法和裝置。具體地說，提供了一種電路，其使能對電晶體或線路元件中的多個DUT並行施加 應力以通過連續測試一次獲得大量器件的統計數據。在一個相關方面，本發明包括片上多路復用電路，所述電路允許針對多個被測器 件的各個方面(例如，諸如Vt之類的器件參數)並行施加應力，但允許在其餘DUT處於應 力狀態的情況下單獨測試一 DUT。因此，根據本發明的一個方面，提供了一種用於測試在半導體晶片內形成的多個 電晶體器件的特性的測試裝置，所述測試裝置包括一個或多個第一導體，其通過允許或阻止信號傳導到所述多個電晶體器件中的每 個電晶體器件的第一端子的一個或多個第一開關器件而與所述第一端子相連；一個或多個第二導體，其通過允許或阻止信號傳導到所述多個電晶體器件中的每 個電晶體器件的第二端子的一個或多個第二開關器件而與所述第二端子相連；一個或多個第三導體，其通過允許或阻止信號傳導到所述多個電晶體器件中的每 個電晶體器件的第三端子的一個或多個第三開關器件而與所述第三端子相連；以及在所述晶片中配置的控制電路，其用於生成信號以同時控制所述一個或多個第一 開關器件、所述一個或多個第二開關器件以及所述一個或多個第三開關器件的激活，以使 得信號能夠在預定時間和以預定持續時間在相應的每個所述第一、第二和第三端子處傳導 到每個所述電晶體器件，所述信號提供用於在所述多個電晶體器件中的每個電晶體器件處 施加應力的配置；以及所述控制電路被配置為在預定時間生成另一局部信號，所述局部信號用於選擇所 述多個電晶體器件中的一個特定電晶體器件，並使能經由所施加的信號將選定電晶體器件 局部配置為一個或多個狀態以獲得特性數據，其中，所述控制電路被配置為使能收集所述選定電晶體器件處的特性數據，與此 同時對所述多個電晶體器件中的其餘電晶體器件同時施加應力。此方面進一步包括，在所述晶片中配置的控制電路包括與所述多個電晶體器件 中的每個電晶體器件相一致地提供的開關配置電路，其響應於控制所述一個或多個第一開 關器件、所述一個或多個第二開關器件以及所述一個或多個第三開關器件的激活的控制信 號，使得信號能夠在預定時間和以預定持續時間在相應的每個所述第一、第二和第三端子 處傳導到選定電晶體器件。此外，在所述測試裝置中，在所述晶片中配置的控制電路進一步包括用於接收多 個數字控制信號並生成所述另一局部信號以針對測試或測量狀態選擇所述多個電晶體器 件中的一個特定電晶體器件的電路。根據本發明的另一方面，提供了一種對半導體晶片內形成的多個器件進行應力測 試的方法，所述方法包括在所述半導體晶片中提供一個或多個開關器件的並行連接，所述一個或多個開關 器件的每個並行連接都與所述多個器件中的每個器件的結構相連以允許或阻止信號傳導 到所述器件結構；配置所述並行連接的多個選定開關器件以使能在預定時段內將應力信號同時施 加到與所述並行連接相連的多個關聯選定器件中的每個器件的結構；
切換與所述多個選定器件中的第一器件關聯的開關器件以取消施加所述應力信 號，同時繼續對其他的所述多個選定器件施加所述應力信號，所施加應力的移除使所述第 一器件變為鬆弛狀態；在所述第一器件的鬆弛期間或之後的預定時間從所述第一器件的結構獲得測量
信號；重新配置所述第一器件以便施加應力信號，以及切換與所述多個選定器件中的第二器件關聯的開關器件以取消施加所述應力信 號，同時繼續對其他的所述多個選定器件施加所述應力信號，所施加應力的移除使所述第 二器件變為鬆弛狀態；以及重複應用以下步驟選擇所述多個器件中要測試的下一相繼器件並切換該相繼開 關器件以在所述下一相繼器件處移除應力信號，同時繼續對其他的所述多個選定器件施加 所述應力信號，並在所述預定時間獲得所述下一相繼器件處的測量值，此後將所述應力信 號重新施加到下一相繼器件，其中對半導體晶片內形成的所述多個器件並行施加應力並控制所述多個器件以 連續地獲得選定器件的單個測試測量值，同時使能繼續對當前未被測試的其餘的所述多個 器件施加應力信號。有利地，本發明的系統和方法提供了執行並行施加應力和順序測試來獲得重要統 計分布數據的能力，所述分布數據例如在用於NBTI特性的實施例中非常重要，因為當W減 小時，標準偏差顯著增加_它們幾乎不增加總體設備時間，這是因為應力測試是並行執行 的。


從下面的詳細說明、所附權利要求以及附圖，本發明的其他方面、特徵和優點將變 得更加顯而易見，在所述附圖中，相同的標號表示相同的元素圖1示出了根據本發明的一個實施例測試的DUT基本電路構建塊10 ；圖2示出了包括經由總線或類似導體耦接在一起的圖1的基本電路構建塊10的 連接的陣列架構100 ；圖3是被編程為採用根據本發明的一個實例實施例測試DUT (M0S電晶體)的半導 體測試方法的半導體晶片測試平臺500的方塊圖；圖4示出了本發明的一個實施例中針對晶片級並行DUT NBTI特性採用的測試結 構陣列400架構； 5示出了用於根據測試結構陣列400中提供的開關配置邏輯在各種工作模式中 編程DUT器件的實例全局選擇SEL 1、SEL 2以及di (低)和di (高)的配置；圖6示出了對η個DUT器件施加應力期間的實例陣列架構；圖7示出了第i個DUT器件的鬆弛期間的實例陣列架構；圖8示出了在第i個DUT器件的鬆弛模式之後測量第i個DUT器件期間的實例陣 列架構；圖9示出了其中採用本發明的測試系統架構550 ；以及圖10是示出根據本發明的一個實施例的測試方法的流程圖。
具體實施例方式圖1示出了用於測試待測器件「DUT」的基本電路構建塊10，所述DUT可以是場效 應電晶體器件12(CM0S、JFET、NFET或PFET，此處稱為「電晶體」或「電晶體器件」)。但是， 應理解本發明並不限於諸如場效應電晶體之類的特定類型的電晶體，而是可等同地應用於 雙極結電晶體以及其他種類的數字組件和器件。因此，雖然根據圖1中示出的電晶體器件 12具體在此描述本發明的實施例，但是本領域的技術人員可以輕鬆地將本發明中的方法和 裝置用於其他基本電路構建塊。如圖1所示，電晶體器件12為MOS電晶體，包括柵極、漏極和源極端子，具體地說， 包括柵極端子13、漏極端子14和源極端子15。此外，柵極端子13、漏極端子14和源極端子 15均與相應選通電路30、40和50相連，每個電路都提供一個或多個開關器件75 ( 「開關」、 「門」或「傳輸門」)的矩陣，開關器件75允許或阻止信號傳導到所述電晶體端子或允許或阻 止從所述電晶體端子傳導信號。每個相應選通電路30、40和50均被嵌入或以其他方式置 於具有被測DUT的半導體晶片內，並被編程為將應力信號(電壓和/或電流)施加到DUT。 在此處所述的實施例中，圖1示出了用於專門針對NBTI特性將DUT節點連接到測試器埠 的DUT開關矩陣。更具體地說，DUT開關矩陣包括通過在DUT的每個相應柵極端子、漏極端子以及源 極端子處連接的相應總線23、24和25的一個或多個傳輸門器件75的並行連接。典型的傳 輸門器件可包括諸如共同擁有的美國專利第6，882，205號中所述的傳輸門鎖存器或其他 信號傳輸門器件或開關，它們被編程為使能在器件應力/鬆弛/或測試狀態期間，將精確的 電子信號(即，電壓或電流)施加到特定DUT端子或移除所述信號。如圖1所示，構建塊10的選通電路30包括多個(例如，實例實施例中示出4個) 用於通過總線23連接到電晶體器件12的柵極端子13的單傳輸門器件75 (標示為S1-S4)； 構建塊10的選通電路40包括多個(例如，實例實施例中示出4個)用於通過總線24連接 到器件12的漏極端子14的單傳輸門器件75 (標示為S5-S8)；並且構建塊10的選通電路 50包括多個(例如，實例實施例中示出4個)用於通過總線25連接到器件12的源極端子 15的單傳輸門器件(標示為S9-S12)。應該理解，可以在不偏離本發明的範圍的情況下在 被施加應力的DUT中實現其他配置，例如並行採用更多或更少的傳輸門(開關)75。如此處將更詳細描述的，並且如圖1所示，提供了嵌入包括DUT的半導體晶片內或 者從晶片之外的外部電源提供的可編程電源80，在實例實施例中，電源80包括為DUT端子 提供諸如V1-V4、VSA或電流Il的測試(應力)電流或電壓的信號導線。因此，在圖1所示 的非限制性實例中，在應力工作模式中，與DUT電晶體12的柵極13相連的被標示為S1-S3 的傳輸門器件75在啟用時，可將相應電壓VI、V2和V4通過總線23提供給DUT電晶體12 的柵極13。類似地，與DUT電晶體12的漏極14相連的被標示為S5-S6的傳輸門器件75在 啟用時，可將相應電壓VI、V3通過總線24提供給被測DUT的漏極14 ；以及，與DUT電晶體 12的源極15相連的被標示為S9-S10的傳輸門器件75在啟用時，可將相應電壓V2、V4通過 總線25提供給DUT電晶體12的源極15。此外，應該理解，可將電流信號施加到DUT，並且 如圖1所示，與DUT電晶體12的源極15相連的被標示為Sll的傳輸門器件75在啟用時， 可將被標示為Il的電流信號提供給源極端子。
進而，儘管圖1中未示出，但是應該理解，DUT電晶體12的每個柵極端子、漏極端 子和源極端子均通過相應傳輸門器件75與測量器件(電壓計或電流計_未示出)相連以 允許在相應端子處測量相應電壓或電流。在一個實施例中，可在鬆弛工作模式中執行此測 量，例如，在從DUT器件端子移除應力信號之後立即執行測量。因此，如圖1中示出的非限 制性實例進一步所示，在鬆弛工作模式中，電路10使能切換通過總線23與DUT電晶體12 的柵極13相連的被標示為S4的傳輸門器件75，以允許在DUT電晶體12的柵極13處執行 電壓(柵極)讀出測量。類似地，例如，電路10使能切換通過總線24與DUT電晶體12的 漏極14相連的被標示為S8的傳輸門器件75，以允許在DUT電晶體12的漏極端子14處執 行電壓(漏極)讀出測量，以及使能切換通過總線25與DUT電晶體12的源極端子15相連 的被標示為S12的傳輸門器件75，以允許在DUT電晶體12的源極端子15處執行電壓(源 極)讀出測量。圖2示出了如圖1所示用於測試單個DUT 12的相同的基本電路構建塊10，所述基 本電路構建塊10被連接為包括多個DUT的測試陣列100，所述DUT嵌入晶片內，以行或列 的形式並行排列，並且為了測試而通過公共導線或總線相連。也就是說，圖2示出了經由導 體(如總線或總線線路)連接在一起的圖1的構建塊10的陣列，以使能對多個晶片級DUT
12a、12b.....12η並行(同時)施加應力。在圖2所示的實施例中，每條電壓(或電流)
信號線V1-V4都例如與每個相應DUT 12a、12b.....12η的每個傳輸門器件相連。例如，如
圖2所示，在啟用選定傳輸門器件時，信號線或導體81經由它們的相應傳輸門或開關器件
Sl將電壓源Vl連接到選定並聯的DUT 12a、12b.....12η的每個柵極端子。類似地，信號
線或導體82經由它們的相應已啟用的傳輸門或開關器件S2將電壓V2連接到選定並聯的
DUT 12a、12b.....12η的每個柵極端子；以及信號線或導體83經由它們的相應已啟用的傳
輸門器件S3將電壓V4連接到選定並聯的DUT12a、12b.....12η的每個柵極端子。如此處將
更詳細描述的，在被編程後，傳輸門器件可通過掃描鏈邏輯進行選擇並且可以被激活以使 能在測試工作模式下，將所施加的應力信號(例如電壓V1、V2或V4)施加到選定DUT 12a、
12b.....12η的柵極端子13。形成到每個並聯的DUT 12a、12b.....12η的每個柵極端子
13的被標示為S4的每個傳輸門器件的並行連接的另一信號線84與測量設備(未示出)相 連。此線路提供由柵極讀出設備例如在選定DUT的測量階段所接收的柵極讀出信號。應該 理解，信號線81-83可以是晶片內形成的與電源電路器件80(圖1)相連的單獨導體，或者 可包括更大的總線器件的一部分，例如，所有Vl連接在每個塊10內以及在一條總線上結合 在一起。圖2的陣列架構還例如包括總線器件90，其具有形成到每個DUT 12a、12b.....
12η的被標示為S5-S8的每個傳輸門器件的並行連接的信號線(導體)。如圖2所示，信號
線74、84和94 (無論是獨立的還是通過總線連接)分別並行連接每個DUT 12a、12b.....
12η的每個相應傳輸門器件S12、S4和S8,以允許通過適當地選擇傳輸門控制信號，在選定
並聯的DUT 12a、12b.....12η的相應源極端子15、柵極端子13和漏極端子14處執行電壓
(源極)讀出測量或電流讀出測量。因此，例如，圖2的電路被編程為使能切換與選定DUT
電晶體12a、12b.....12η的漏極端子14相連的被標示為S8的傳輸門器件95，以允許經由
信號線94在該選定DUT電晶體12a、12b.....12η的漏極端子14處執行電壓(漏極)讀出
測量；以及，類似地，圖2的電路被編程為使能切換與選定DUT電晶體12a、12b.....12η的
10源極端子15相連的被標示為S12的傳輸門器件76。以允許經由信號線74在一個選定DUT 電晶體12a、12b.....12η的源極端子15處執行電壓(源極)讀出測量。如此處將參考圖4更詳細描述的，每個傳輸門器件75均與晶片內嵌入的適當邏輯 控制電路相連，以便在編程的時間和以編程的持續時間激活(接通或斷開)傳輸門(開關 S1-S12)，以根據所採用的測試法將應力/鬆弛/測試或測量模式應用到DUT。在一個實施 例中，圖2的DUT開關矩陣被用於針對NBTI特性將DUT節點連接到測試器埠。具體地說，參考圖2，根據本發明，片上陣列架構100允許針對多個被測器件12a、
12b.....12η的各個方面(例如，諸如Vt之類的電晶體器件參數)執行並行應力測試，但
使能在其餘DUT保持應力狀態的情況下單獨測試一 DUT。更具體地說，通過編程後的邏輯控制電路，可以將被測器件(DUT)編程為處於以
下三種狀態第一狀態(狀態1)，其中對所有選定DUT 12a、12b.....12η並行施加應力(施
加電壓或電流)(將其顯示為受力器件(DUS))以及；第二狀態(狀態2)，其中有且只有一個 器件被「鬆弛」(即，移除所施加的應力)，並且所有其他選定器件保持應力狀態；以及第三 狀態(狀態3)，其中執行被鬆弛的器件的測試(測量)，同時所有其他DUT器件均處於應力 狀態。此測試測量可在所編程的充足鬆弛時段(其取決於DUT的特定器件特性)後執行。 圖10是示出根據本發明的一個實施例的如將更詳細地說明的此測試方法200的流程圖。參考示出根據本發明的方法步驟編程的實例應力/測試應用的圖6-8更詳細地闡 述圖2中的陣列架構。在此處參考圖3、6-8描述的實例應用中，本發明提供了用於直接獲 得諸如MOS電晶體閾值電壓Vt的所需DUT參數的測量技術。所述測量使用經由模型響應 映射到Vt的IDS。例如，所述模型響應可以是表示飽和區內溝道電流的一階方程，如下面的 方程1)所示，Ids=KW/L(VGS-VT)2(1+yVDS)其中，11 是0肌電晶體的漏極-源極電流，它是器件參數(例如，MOS電晶體的溝道 寬度W和長度L以及依賴於介電常數的常量「K」、遷移參數、柵極氧化物厚度等)、柵極-源 極電壓Ves、器件的閾值電壓Vt以及漏極-源極電壓Vds的函數。當Vds為常數時，由量λ表 示的短溝道效應不起任何作用，並且方程簡化為一個自變量Ves和一個因變量IDS。同一 Ves 條件下，施加應力之前和之後所測的Ids的任何變化均歸因於使用此方程的Vt的變化。此 測量技術被視為間接測量，因為它未直接測量VT。為了直接測量VT，Ids需要成為獨立參數 並且Ves需要成為相關參數。將Ids和Vds固定為常數，則為了使(Ves-VT)保持恆定，Vt變化 將反應Ves變化。如果DUT的柵極電壓也被固定，則只需監視DUT的源極電壓便可測量VT。 也就是說，當Ids和Vds為常數時，DUT的源極電壓變化是Vt變化的直接測量。此技術被稱 為「源極調製」，因為DUT將根據其Vt值調製其源極電壓。因此，本發明提供了如圖3的實例DUT所示而使Ids和Vds保持恆定的方法。圖3 提供了本發明的配置為控制Ids並設置其值的示例性測試裝置。控制Vds需要讀出DUT的正 在變化的源極電壓並調整DUT的漏極電壓以使Vds保持恆定的反饋。在一個非限制性實施 例中，在源極跟隨器電路600中配置DUT以使DUT Vds如圖3所示那樣保持恆定。在圖3的配置中，測試器400被編程為通過將源極端子輸入電流「 11 」設置為某一 目標值來固定DUT的IDS。測試器還使DUT的柵極電壓保持恆定(例如，保持在零電壓)。在DUT的源極電壓由於Vt的變化而改變時，只有DUT的Vds需要保持恆定。這可以通過將12 的值設置為高於Il的值來實現。12與Il之間的差限定了源極跟隨器器件660的電流IDS， 根據方程1)，這又限定了其柵極到源極電壓。由於源極跟隨器的柵極_源極電壓與DUT的 源極_漏極電壓平行，因此其有效地控制了 DUT的Vds值。但是，與其中Vds保持恆定的DUT 不同，源極跟隨器的Vds預期隨其柵極電壓變化(由於反映源極電壓變化的DUT Vt的變化) 而變化。因而，為了使源極跟隨器Ves對於給定的固定Ids保持恆定，必須最小化方程1中由 「 λ 」表示的短溝道效應，在所述實例實施例中，要求源極跟隨器是長溝道器件。由於對於長 溝道器件而言非常小，因此源極跟隨器的源極節點準確地跟蹤其柵極電壓，使DUT的Vds保 持恆定。因此，根據本發明的一個應用，通過監視圖3中的源極讀出電壓輸出54來直接觀 察由NBTI疲勞導致的Vt變化。對於PFET器件，由於已觀察到跨PFET的柵極氧化物施加的靜電場導致NBTI劣 化，因此，為了針對NBTI特性在施加應力期間引入缺陷產生，需要較大的靜電場。這使得在 施加應力期間無需Ids電流，這在更精確地表示導致產品上的NBTI劣化的電路狀態的同時 極大地促進了 DUT的並行化。此外，鬆弛和測量狀態模仿PEFT的開啟和關斷狀態，這要求 更改如何配置漏極節點和源極節點，如圖5中的PFET DUT配置中所示。也就是說，如圖5所示，在對DUT施加壓力60Α期間，在PFET DUT的柵極氧化物間 施加較大的反向偏壓。在一個實例中，參考圖1和5，在施加應力狀態60Α期間，激活傳輸 門開關Sl並將0伏特(=GND)施加到柵極端子，同時將Vsa電壓施加到漏極節點和源極 節點兩者。也就是說，將源極端子和漏極端子設置為相同的Vsa電勢以消除Ids電流，從而 允許對多個器件同時施加應力。Vsa通常比VDD(=器件設計技術的額定電源DC電壓)大 1. 5到2. 3倍，因而對於特性顯著地加速了缺陷產生。在鬆弛狀態60B期間，PFET被配置為 處於截止狀態，從而反映實際產品狀態。在一個實例中，在鬆弛狀態期間，激活傳輸門開關 以將VDD施加到柵極節點和源極節點，同時將GND施加到漏極節點。對於測量狀態60C，如 圖1和5所示，針對直接Vt測量配置PFET，這需要激活傳輸門開關Sl 1以施加固定的Ids (= II)，並將為0伏特(=GND)的柵極電壓施加到柵極端子。DUT調製作為其Vt的函數的源 極電壓，同時源極跟隨器600調節漏極電壓(圖3)以使Vds保持恆定。在測量期間，啟用傳 輸門開關以將GND施加到柵極端子，並且測試器的埠 Il和12分別被施加到源極節點和 漏極節點。此外，高阻抗讀出埠在測量期間被連接到DUT以獲得準確的柵極電壓、漏極電 壓和源極電壓。是源極讀出電壓測量DUT的Vt以用於NBTI特性。圖4示出了本發明的實施例中針對晶片級並行DUT NBTI特性採用的測試結構陣 列架構400。如圖4所示，DUT開關矩陣100的測試陣列400被配置為支持大量DUT並行 化。在陣列結構400中，輸入模擬信號410(VDD、GND、I1、I2和Vsa)以根據此處所述的編 程的測試方法針對多個選定DUT應用DUT應力、鬆弛和測試/測量階段。對包括數據、時 鍾和選擇邏輯信號(SEL 1和SEL 2)的輸入數字控制信號411編程，以根據測試特性簡檔 (profile)針對陣列100的每個選定DUT (圖2)激活/取消激活多個選定DUT開關(例如， 測試開關矩陣S1-S12)。例如，將數據和時鐘信號輸入到生成用於確定選定DUTi的局部DUT 選擇信號「di」(其中i = 1到η)的掃描鏈鎖存電路430。在與並行測試陣列100的每個 單獨DUT關聯的單個開關控制電路415處輸入(斷言/取消斷言)這些信號。單個開關控 制電路415包括邏輯電路，所述邏輯電路響應於數據、選擇SELl和SEL 2邏輯信號以及圖5中示出的局部選擇信號「di」，針對DUTi測試狀態配置開關。DUT測試/測量輸出信號(例 如，柵極讀出、漏極讀出和源極讀出)412在測量狀態期間被適當測試探測器捕獲並被處理 以供統計分析。更具體地說，掃描鏈數據、時鐘和全局SEL 1和SEL 2信號編程選定DUT開關矩陣 的單個開關控制電路415，以針對三種狀態(即，應力、鬆弛或測量)中的每個狀態局部地配 置每個DUT。全局SEL 1和SEL 2信號控制DUT被配置的狀態，並且圖5中示出的局部生 成的「di」信號(其中i = 1到n)用於確定被選擇為進行測量的DUTp如圖5所示由掃描 鏈電路生成的，如果信號「di」為高75，則允許DUTi根據SEL 1和SEL 2的控制在應力、松 弛和測量狀態間轉換。當信號「di」為低70時，DUTJf始終保持應力狀態。這進一步允許 訪問單個DUT以進行測量，同時所有其他n-1個DUT處於應力狀態。典型的η值範圍從數 百到數千個DUT，因此支持NBTI特性的統計研究。由掃描鏈模式使用測試結構的數據和時 鍾輸入來設置掃描鏈di的值。在任何給定時間只允許一個di為「高」，以便隔離單個DUT 進行測量。圖4中的開關配置元件415實現作為SEL 1、SEL 2以及di信號的函數而設置 S1、S2、...S12(圖2)的適當電平所需的邏輯。圖4中的測試結構400在晶片上實現並如 此處所示被連接到測試器，並且將參考圖9更詳細地描述。為了展示在應力、測試和鬆弛狀態間切換，分別如圖6、7和8所示針對NBTI特性 編程實例DUT開關陣列100AU00B和100C。更具體地，參考圖6，其中示出了在對例如DUT 12a.....12d (圖2)的DUT器件施
加應力期間的實例陣列架構100A。如圖6中的實例陣列100A中所示，選擇(以圓圈示出) 兩個具有DUT電晶體器件12b和12c的DUT列，方式是經由關聯的開關配置電路(圖4)， 斷言使能激活相應傳輸門開關101、102的控制信號的組合，以使能經由導線72將應力信號 (例如，電壓V2)施加到相應電晶體器件12b和12c的源極。應該理解，經由圖4中使用的 掃描鏈邏輯430，可以同時對多個DUT施加應力(圖5，60a)。如圖6中的實例陣列100A中 所示，同時選擇的兩個具有DUT電晶體器件12b和12c的DUT列還斷言相應的控制信號，以 使能經由導線74對源極端子的電壓讀出。如圖6中的實例陣列100A中進一步所示，開關配 置電路控制信號的組合被編程為禁止激活相應傳輸門開關103、104，以阻止將應力信號施 加到兩個具有DUT電晶體器件12a和12d的DUT列(即，阻止將應力信號(例如，電壓V2) 經由導線72施加到相應電晶體器件12a和12d的源極)。進而，阻止未被控制電路選定的 兩個具有DUT電晶體器件12a和12d的未選定DUT列經由導線74提供源極端子的電壓讀 出測量。儘管圖6中未示出，但是應理解，可以通過相同的方式選擇傳輸門(開關)器件以 根據測試狀態(應力、鬆弛或測量)將信號施加到DUT的漏極端子和柵極端子。例如，經由 陣列架構，選定的兩個具有DUT電晶體器件12b和12c的DUT列可以包括由選定傳輸門器 件(例如，傳輸門器件Si，未示出)施加到柵極端子13的所施加的應力信號(例如，電壓 「地」電勢)VI，以及包括由選定傳輸門器件(例如，傳輸門器件S6，未示出)施加到漏極端 子14的所施加的應力信號(例如，電壓)V3。進而應理解，可對圖4的開關配置電路415編 程以生成局部控制信號以便激活/取消激活局部陣列100A的傳輸門開關器件(在圖1中 標示為Si、S2、S6和S9)，以將應力電壓提供給每個選定DUT。現在參考圖7，其中示出了與圖6中具有四個DUT 12a、. . .、12d的陣列100A對應的實例陣列架構100B，但是，其配置為鬆弛諸如DUT 12c的單個選定DUT器件。使用掃描鏈 數據編程對應的開關控制電路415 (圖4)以便切換開關器件，以使選定DUT處於鬆弛模式 (圖5，60b)。如圖7中的實例陣列100B所示，僅選擇(以圓圈示出)單個具有DUT電晶體 器件12c的DUT列，方式是斷言控制信號，所述控制信號使得傳輸門102能夠提供要經由 導線74被施加到電晶體器件12c的源極端子的非應力信號(例如，電壓V4)。在一個非限 制性實例中，所述陣列還被編程為在此模式下將V4電壓值同時施加到圖7的電晶體12c的 柵極端子(V4值可包括諸如電源電壓的「VDD」，或至少為等於源極電壓值並足以關斷晶體 管DUT的值)，以實際強制DUT電晶體器件進入鬆弛狀態。將理解，在此工作模式下，一次只 能選擇一個DUT進入鬆弛狀態。因此，如圖7中的實例陣列100B所示，在圖6的實例陣列 架構100A中被施加應力的DUT電晶體12b已變為未選定，但是，仍保持先前的被施加應力 的狀態(不均衡的電壓仍被施加到柵極和源極)。進而，如圖7的實例陣列100B所示，兩個 具有DUT電晶體器件12a和12d的DUT列保持未被控制電路選定，即，通過禁用或取消激活 傳輸門開關103、104而被取消選定，因而被阻止經由導線72在這些相應電晶體器件12a和 12b的源極處接收所施加的應力信號(例如，電壓V2)。進而，如圖7所示，切換與具有電晶體DUT 12c的選定DUT列關聯的傳輸門，以使 能經由導線74對源極端子進行電壓讀出測量，同時阻止未被控制電路選定(或使相應傳輸 門禁用或取消激活控制信號被斷言)的三個具有DUT電晶體器件12a、12b和12d的DUT列 經由導線74提供對源極端子的電壓讀出測量。如圖7進一步所示，應該理解，可以通過相同的方式選擇傳輸門器件以將應力信 號施加到DUT的漏極端子和柵極端子。例如，經由陣列架構100B，選定的具有DUT電晶體器 件12b的DUT列被示為包括由選定傳輸門器件(例如，傳輸門器件Si，未示出)施加到柵極 端子的所施加的應力信號(例如，電壓「地」電勢)VI，以及包括由選定傳輸門器件(例如， 傳輸門器件S6，未示出)施加到漏極端子的所施加的應力信號(例如，電壓)V3，並且在一 個實例實施例中，該信號的值可在A*VDD的範圍內(其中A是介於1. 5到2. 3之間的值，並 且VDD是器件設計技術的額定電源DC電壓)。開關配置控制邏輯電路415被適當地設計，從而可以被編程為在圖6-8的陣列 100A-100C所述的實例實施例中生成控制信號以激活/取消激活傳輸門器件。例如，圖4的 開關配置電路415被編程為生成控制信號以激活/取消激活(例如，切換)本地陣列100B 中被標示為S3、S5和SlO的DUT傳輸門開關器件(參見圖1)以將DUT鬆弛狀態提供給選 定 DUT。現在參考圖8，其中示出了諸如DUT 12c (圖7)的選定DUT器件的實例測量狀態 期間的實例陣列架構100C。開關控制邏輯電路415 (圖4)響應於掃描鏈信號以針對測量 模式配置DUT(圖5，60c)。如圖8的實例陣列100C中所示，DUT列的狀態與圖7中所示的 DUT列的狀態相同，即，通過在被施加應力的未選定DUT仍處於應力狀態的情況下斷言傳輸 門使能控制信號，選擇(以圓圈示出)具有DUT電晶體器件12c的單個FUT列。在這種情況下，傳輸門開關被編程為在將單個電壓值Vl (例如，「地」電壓)施加 到柵極端子的同時，經由導體75將電流Il施加到源極端子。在這種模式下(參見圖1)， 開關S7被激活(切換)以使能通過實現源極跟隨器電路600 (例如，飽和模式下的長溝道 電晶體器件)提供反饋以保持固定的Vds。也就是說，如根據圖3所述，在間接測量Vt時，Ids (其設置Ves)和Vds保持恆定。將配置非限制性測試裝置以控制Ids並例如通過激活開關 S7(圖1)將其值設為啟用12電流反饋。也就是說，如圖8所示，控制Vds需要反饋，所述反 饋讀出正在變化的DUT源極電壓並調節DUT的漏極電壓以保持Vds恆定(通過配置源極跟 隨器電路600中的DUT以保持DUT Vds恆定)。因此，根據本發明，可以對許多DUT (至少在數百到數千個器件的量級)並行施加 應力，然後在其餘DUT處於應力狀態的情況下逐個進行測試。如此處所述的，並參考描述使用圖4中的測試結構400表徵NBTI劣化的方法的高 級概述的圖10，應該理解，編程的處理器器件或其他邏輯電路被提供為在半導體晶片外部 和/或嵌入半導體晶片的測試設備，以編程關聯傳輸門傳輸器件的DUT選擇、定時和切換， 控制選定多個傳輸門器件(例如，圖1中的S1-S12)的切換動作，以及針對特定的統計或器 件特性根據工作模式(應力、鬆弛或測試)控制所施加的電源電壓(或電流)級別(V1-V4、 、應力等)。應該理解，多個傳輸門器件(例如S1-S12)中的每個器件的切換動作、所施加的 電源電壓(或電流)級別(Vl-VLVj3d^)的值取決於被測的特定器件，並且本領域的技術 人員能夠將處理器編程為相應地測試DUT。在一個實施例中，測試裝置被編程為使能對單個 電晶體或具有多個DUT的線路元件並行施加應力，以通過連續測試一次性獲得大量器件的 統計數據。例如，如圖10中示出的測試方法200中所示，在第一步202，邏輯控制電路提供信 號以使能在時間O測量所有η個被測器件的Vt並將這些值記錄為預應力Vt值。步驟202 包括通過首先定義測量Vt時的Ids和Vds的值來測量陣列中每個DUT的預應力電壓閾值。這 些值取決於DUT大小(W/L)比率以及是在線性工作區還是在飽和工作區內測量VT。一旦確 定Ids和Vds，就相應地設置測試器的Il和12電流以及獲得預應力Vt值。然後，在205，邏輯控制電路斷言傳輸門開關控制信號以使能切換陣列100的電源 和應力電壓，以便能夠在目標Vsa和溫度處使所有器件(例如，η個DUT 12a、12b、... 12η) 並行處於應力狀態。也就是說，步驟205涉及在所需的電壓和溫度條件下，在產生可測量和 有意義的Vt偏移所需的時間量內對所有DUT並行施加應力。圖10中所示的測試方法200繼續到步驟210，其中判定所施加的應力時間是否 大於DUT的目標應力時間。如果所施加的應力時間不大於目標應力時間，則過程返回步驟 205，然後重複步驟210，直到施加應力所需的時間遠遠超過順序測量整個DUT陣列所需的 時間。因此，在這種方法中，跨DUT的應力時間並無顯著變化並可視為是一致的。僅當滿足 了此類準則，系統才根據下一步驟215所示按順序測量整個DUT陣列。也就是說，達到所需 的應力時間之後，在步驟215測量每個器件的後應力VT。當全局信號SEL 1和SEL 2均為 「低」，從而強制所有η個DUT進入應力模式時，將加載掃描鏈以便選擇第i個器件。然後將 SEL 1和SEL 2均設為「高」(參見圖5)，從而強制選定DUTi進入測量模式，其中在步驟215 獲得並記錄其VT。然後，在步驟220，邏輯控制電路將信號提供給電源和陣列100中與選定 DUT(例如，第i個DUT)對應的傳輸門器件以啟用第二狀態，其中鬆弛第i個DUT，即，移除 所施加的應力，同時使所有其他DUT器件12a、12b、. . . 12n-l保持應力狀態。在SEL 2被設 置為「低」同時保持SEL 1為「高」的情況下(參見圖5)，選定DUT被置於鬆弛模式。該選 定DUT在用戶定義的時間量內保持鬆弛模式，然後，如步驟225所示，選擇信號SEL 2被設 置為「高」以執行另一 Vt測量。該Vt在步驟225被記錄為器件的後鬆弛VT。再次將SEL 1和SEL 2均設為「低」，從而將所有DUT置於應力模式，然後重複所述過程，直到已測量所有 DUT0這樣，繼續到圖10中的步驟250，判定是否已測試陣列100中的所有DUT器件。如果 尚未測試陣列100中的所有DUT器件，則所述方法返回步驟215，其中將接下來的第i+Ι個 DUT置於鬆弛模式並進行測試(例如，編程第i+Ι個DUT器件以施加應力信號)，並且所述 方法通過重複步驟215-250繼續控制後續器件的鬆弛和測試。更具體地說，在一個實例實施例中，如圖10中的流程圖所示，將在編程後的處理 器的控制下執行以下步驟，以使用最有效的方式施加應力和執行測試(A)可以編程所述方法序列，使得首先在時間0 (例如，t = 0)測試DUT器件，以便 為第一器件設置狀態3，同時所有其他器件保持狀態1 (施加應力)而不施加任何應力電壓。 然後測量第一器件，並且邏輯電路使該器件進入狀態1，同時使第二器件進入狀態3並進行 測試。此過程繼續，直到在施加應力之前已測試所有器件。(B) 一旦已測試所有器件，處理器電路就使所有器件進入狀態1，然後施加應力電 壓。在此模式下，一旦施加了適當的電壓，就可對部分或所有器件並行施加應力。(C) 一旦達到應力時間，就在其他器件保持應力模式的情況下，一次一個地將處於 應力下的器件置於鬆弛模式。達到預設的鬆弛時間之後，處理器電路將該器件從鬆弛模式 切換到測試模式，如上面段落(A)所述。(D)在每個施加應力步驟之後，邏輯電路使系統遍歷所有處於應力之下的器件，在 保持對所有其他器件的應力偏壓的情況下，按順序對每個器件重複步驟B (鬆弛步驟)，然 後轉到步驟A (測試步驟)。(E)當最後一個器件進入鬆弛和測試步驟之後，邏輯電路使系統返回對所有器件 並行施加應力。可以以這樣的方式設計本發明中採用的電路典型的可靠性實驗室無需任何附加 或專用設備來實現本發明。圖9示出了包括在半導體晶片內形成的本發明的陣列測試結構 400的測試裝置550。具體地說，陣列測試結構400 (圖4)在晶片測試探測組件510上安裝 的晶片502上實現，晶片測試探測組件510包括測試接口，其包含用於將測試結構400與測 試器的數字和模擬埠 420相連的測試探測器512。這些探測器在處理器或類似邏輯電路 器件560 (其被編程為在應力、鬆弛和測試/測量模式下執行掃描鏈實現)的控制下，在測 試結構與測試器之間執行低頻和DC類型信號的應用和數據捕獲。晶片探測器512上的熱 盤508可用於通過提高DUT所在的晶片溫度來加速應力期間的NBTI劣化。溫度、電壓(V應 力)和應力時間全部用於定義應力簡檔，後者根據處理器件560的控制針對NBTI特性被應 用於DUT陣列。這些包括測量數據的應力簡檔存儲在記憶存儲器件530或類似的用於存儲 來自數千個DUT的測試測量數據的資料庫中。因此，所述方法和結構允許在不增加應力時間的情況下增加測試的DUT數，並且 允許使用在本文的「背景技術」中描述的「典型」測試設備，以便多數技術可靠性實驗室可 容易地採用此方法一次確定大量器件的合理統計數據。要指出的是，由於應力時間未增加， 因此總體測試時間只是稍有增加，因為時間的唯一變化是由測試多個DUT (例如，最多數千 個的量級)而非1個DUT造成的。儘管由於NBTI在器件變窄時的已知行為而使獲得統計數據對NBTI更重要，但是 所述結構和方法在進行較小適當調整的情況下可用於針對許多技術可靠性問題對多個DUT施加應力以獲得數據。例如，所述的測試結構和方法可應用於諸如NFET PBTI和Hot-E之 類的其他劣化特性策略。本發明的各種方法實施例通常將由執行一系列用於實現方法步驟的程序指令的 計算機實現，前提是假設所述計算機能夠訪問所有處理所需的數據。所述一系列程序指令 可包含在包括存儲程序指令的介質的電腦程式產品中。對本領域的技術人員將顯而易見 的是，本發明可以在硬體、軟體或硬體和軟體的組合中實現。任何種類的計算機/伺服器系 統(多個)或其他適於實現此處所述的方法的裝置都是合適的。典型的硬體和軟體組合可 以是包含電腦程式的通用計算機系統，所述電腦程式當被加載和執行時，可執行此處 所述的方法以及所述方法的變型。備選地，可使用包含用於實現本發明的一項或多項功能 任務的專用硬體的專用計算機。如本領域的技術人員將理解的，本發明可以體現為系統、方法或電腦程式產品。 因此，本發明可以採取完全硬體實施例、完全軟體實施例(包括固件、駐留軟體、微代碼等) 或組合了軟體和硬體方面的實施例的形式，所有這些實施例在此通常被稱為「電路」、「模 塊」或「系統」。此外，本發明可以採取體現在任何有形表達介質(在介質中包含計算機可 用程序代碼)中的電腦程式產品的形式。可以使用一個或多個計算機可用或計算機可讀介質的任意組合。所述計算機可用 或計算機可讀介質例如可以是(但不限於)電、磁、光、電磁、紅外線或半導體系統、裝置、設 備或傳播介質。計算機可讀介質的更具體的實例(非窮舉列表)將包括以下項具有一條 或多條線的電連接、可攜式計算機軟盤、硬碟、隨機存取存儲器(RAM)、只讀存儲器(ROM)、 可擦寫可編程只讀存儲器(EPR0M或快閃記憶體)、光纖、可攜式光碟只讀存儲器(CD-ROM)、光存儲 設備、諸如那些支持網際網路或內聯網的傳輸介質或磁存儲設備。要指出的是，所述計算機可 用或計算機可讀介質甚至可以是程序被列印在其上的紙張或其他適合的介質，因為所述程 序可以通過例如光掃描所述紙張或其他介質被電子地捕獲，然後被編譯、解釋或另外以適 合的方式被處理(如果必要)，然後被存儲在計算機存儲器中。在本文檔的上下文中，計算 機可用或計算機可讀介質可以是任何能夠包含、存儲、傳送、傳播或傳輸由指令執行系統、 裝置或設備使用或與指令執行系統、裝置或設備結合的程序的介質。計算機可用介質可以 包括其中包含計算機可用程序代碼(在基帶中或作為載波的一部分)的傳播數據信號。可 以使用任何適當的介質(包括但不限於無線、線纜、光纜、RF等)來傳輸計算機可用程序代 碼。用於執行本發明的操作的電腦程式代碼可以使用包含一種或多種程式語言的 任意組合來編寫，所述程式語言包括諸如Java、Smalltalk, C++之類的面向對象的編程語 言或者諸如「C」程式語言或類似的程式語言之類的常規過程程式語言。所述程序代碼可以 作為獨立的軟體包完全地在用戶計算機上執行，部分地在用戶計算機上執行，部分地在用 戶計算機上並部分地在遠程計算機上執行，或者完全地在遠程計算機或伺服器上執行。在 後者的情況中，所述遠程計算機可以通過包括區域網(LAN)或廣域網(WAN)的任何類型網 絡與用戶的計算機相連，也可以與外部計算機進行連接(例如，使用網際網路服務提供商通 過網際網路連接)。上面參考根據本發明的實施例的方法、裝置(系統)和電腦程式產品的流程圖 和/或方塊圖對本發明進行了描述。將理解，所述流程圖和/或方塊圖的每個方塊以及所述流程圖和/或方塊圖中的方塊的組合可以由電腦程式指令來實現。這些電腦程式 指令可以被提供給通用計算機、專用計算機或其他可編程數據處理裝置的處理器以產生機 器，以便通過所述計算機或其他可編程數據處理裝置的處理器執行的所述指令產生用於實 現一個或多個流程圖和/或方塊圖方塊中指定的功能/操作的裝置。這些電腦程式指令也可以被存儲在引導計算機或其他可編程數據處理裝置以 特定方式執行功能的計算機可讀介質中，以便存儲在所述計算機可讀介質中的所述指令產 生一件包括實現在所述一個或多個流程圖和/或方塊圖方塊中指定的功能/操作的指令裝 置的製品。所述電腦程式指令還可被加載到計算機或其他可編程數據處理裝置，以導致在 所述計算機或其他可編程裝置上執行一系列操作步驟以產生計算機實現的過程，從而在所 述計算機或其他可編程裝置上執行的指令提供用於實現在一個或多個流程圖和/或方塊 圖方塊中指定的功能/操作的過程。附圖中的流程圖和方塊圖示出了根據本發明的各種實施例的系統、方法和計算機 程序產品的可能實施方式的架構、功能和操作。在此方面，所述流程圖或方塊圖中的每個方 塊都可以表示代碼的模塊、段或部分，所述代碼包括用於實現指定的邏輯功能(多個)的一 個或多個可執行指令。還應指出，在某些備選實施方式中，在方塊中說明的功能可以不按圖 中說明的順序發生。例如，示為連續的兩個方塊可以實際上被基本同時地執行，或者某些時 候，取決於所涉及的功能，可以以相反的順序執行所述方塊。還將指出，所述方塊圖和/或 流程圖的每個方塊以及所述方塊圖和/或流程圖中的方塊的組合可以由執行指定功能或 操作的基於專用硬體的系統或專用硬體和計算機指令的組合來實現。儘管示出和描述了本發明的若干實例，但是本領域的技術人員將理解，可以在不 偏離本發明的原理和精神的情況下對這些實施例做出更改，本發明的範圍在權利要求及其 等同物中限定。
權利要求
一種用於測試在半導體晶片內形成的多個電晶體器件的特性的測試裝置，所述測試裝置包括一個或多個第一導體，其通過允許或阻止信號傳導到所述多個電晶體器件中的每個電晶體器件的第一端子的一個或多個第一開關器件而與所述第一端子相連；一個或多個第二導體，其通過允許或阻止信號傳導到所述多個電晶體器件中的每個電晶體器件的第二端子的一個或多個第二開關器件而與所述第二端子相連；一個或多個第三導體，其通過允許或阻止信號傳導到所述多個電晶體器件中的每個電晶體器件的第三端子的一個或多個第三開關器件而與所述第三端子相連；以及在所述晶片中配置的控制電路，其用於生成信號以同時控制所述一個或多個第一開關器件、所述一個或多個第二開關器件以及所述一個或多個第三開關器件的激活，以使得信號能夠在預定時間和以預定持續時間在相應的每個所述第一、第二和第三端子處傳導到每個所述電晶體器件，所述信號提供用於在所述多個電晶體器件中的每個電晶體器件處施加應力的配置；以及所述控制電路被配置為在預定時間生成另一局部信號，所述局部信號用於選擇所述多個電晶體器件中的一個特定電晶體器件，並使能經由所施加的信號將選定電晶體器件局部配置為一個或多個狀態以獲得特性數據，其中，所述控制電路被配置為使能收集所述選定電晶體器件處的特性數據，與此同時對所述多個電晶體器件中的其餘電晶體器件同時施加應力。
2.如權利要求1中所述的測試裝置，其中在所述晶片中配置的控制電路包括與所述多個電晶體器件中的每個電晶體器件相一致地提供的開關配置電路，其響應於 控制所述一個或多個第一開關器件、所述一個或多個第二開關器件以及所述一個或多個第 三開關器件的激活的控制信號，使得信號能夠在預定時間和以預定持續時間在相應的每個 所述第一、第二和第三端子處傳導到選定電晶體器件。
3.如權利要求2中所述的測試裝置，其中在所述晶片中配置的控制電路進一步包括用於接收多個數字控制信號並生成所述另一局部信號以選擇所述多個電晶體器件中的一個特定電晶體器件的電路。
4.如權利要求3中所述的測試裝置，其中用於選擇所述多個電晶體器件中的一個特定 電晶體器件的所述另一局部信號被輸入到關聯的開關配置電路以便控制選定電晶體器件 的所述一個或多個第一開關器件、所述一個或多個第二開關器件以及所述一個或多個第三 開關器件的激活。
5.如權利要求3中所述的測試裝置，還包括用於存儲數據的記憶存儲器件；以及用於在測量工作模式期間讀出所述選定電晶體器件的端子處的信號值的電路裝置，所 讀出的信號值被輸出到所述記憶存儲器件以存儲在其中。
6.如權利要求3中所述的測試裝置，其中所述多個電晶體器件中的每個電晶體器件均 為具有所述第一、第二和第三端子的MOSFET電晶體器件，多個電晶體器件的被測試的特性 包括所述MOSFET器件的閾值電壓VT。
7.如權利要求3中所述的測試裝置，其中接收所述數位訊號的電路形成掃描鏈，由此 使多個電晶體器件並行地處於應力狀態，並且所述掃描鏈使能連續鬆弛和測試根據生成的另一局部信號選擇的單個電晶體器件，所選擇的一個電晶體器件被單獨地測試且使其餘晶 體管器件保持應力狀態，並且所述測試產生讀出的信號輸出值。
8.如權利要求7中所述的測試裝置，其中所述掃描鏈進一步使能連續地測試所述多個 電晶體器件，其中根據生成的另一局部信號一次測試一個電晶體器件，每個所述讀出的信 號輸出值都被記錄在所述記憶存儲器件中以供後續統計分析。
9.如權利要求1中所述的測試裝置，還包括用於在所述施加應力期間將溫度偏壓施 加到所述多個電晶體器件的加熱器件。
10.如權利要求9中所述的測試裝置，其中所讀出和記錄的信號輸出值用於所述多個 電晶體器件的負偏壓溫度不穩定性NBTI統計分析。
11.一種對半導體晶片內形成的多個器件進行應力測試的方法，所述方法包括在所述半導體晶片中提供一個或多個開關器件的並行連接，所述一個或多個開關器件 的每個並行連接都與所述多個器件中的每個器件的結構相連以允許或阻止信號傳導到所 述器件結構；配置所述並行連接的多個選定開關器件以使能在預定時段內將應力信號同時施加到 與所述並行連接相連的多個關聯選定器件中的每個器件的結構；切換與所述多個選定器件中的第一器件關聯的開關器件以取消施加所述應力信號，同 時繼續對其他的所述多個選定器件施加所述應力信號，所施加應力的移除使所述第一器件 變為鬆弛狀態；在所述第一器件的鬆弛期間或之後的預定時間從所述第一器件的結構獲得測量信號；重新配置所述第一器件以便施加應力信號，以及切換與所述多個選定器件中的第二器件關聯的開關器件以取消施加所述應力信號，同 時繼續對其他的所述多個選定器件施加所述應力信號，所施加應力的移除使所述第二器件 變為鬆弛狀態；以及重複應用以下步驟選擇所述多個器件中要測試的下一相繼器件並切換該相繼開關器 件以在所述下一相繼器件處移除應力信號，同時繼續對其他的所述多個選定器件施加所述 應力信號，並在所述預定時間獲得所述下一相繼器件處的測量值，此後將所述應力信號重 新施加到下一相繼器件，其中對半導體晶片內形成的所述多個器件並行施加應力並控制所述多個器件以連續 地獲得選定器件的單個測試測量值，同時使能繼續對當前未被測試的其餘的所述多個器件 施加應力信號。
12.如權利要求11中所述的方法，還包括在記憶存儲器件中記錄從所述第一器件和下一相繼器件的結構獲得的測量信號的值;以及在記憶存儲器件中處理從所述第一器件和下一相繼器件的結構獲得的所記錄的測量 信號以供統計分析。
13.如權利要求12中所述的方法，還包括在所述半導體晶片內的開關配置電路處接收信號以啟動對要被測試的所述多個器件 並行施加應力，所述開關配置電路響應於所接收的信號，生成控制信號以激活所述多個器3件中的每個器件處的所述一個或多個開關器件；以及在預定時間和以預定持續時間經由所激活的一個或多個開關器件將應力信號施加到 要被測試的所述多個器件中的每個器件的所述結構。
14.如權利要求13中所述的方法，其中要被測試的所述多個器件中的每個器件都包括 電晶體器件，所述電晶體器件的結構包括第一、第二或第三電晶體器件端子，並且其中所述 一個或多個開關器件的並行連接包括一個或多個允許或阻止信號傳導到所述第一電晶體器件端子的第一開關器件、一個或 多個允許或阻止信號傳導到所述第二電晶體器件端子的第二開關器件，以及一個或多個允 許或阻止信號傳導到所述第三電晶體器件端子的第三開關器件，其中，與要被測試的所述多個電晶體器件中的每個電晶體器件相一致地在所述半導體 晶片內提供單個開關配置電路，並且響應於控制所述一個或多個第一開關器件、所述一個 或多個第二開關器件以及所述一個或多個第三開關器件的激活的信號，使得信號能夠在所 述預定時間和以預定持續時間在相應的每個所述第一、第二和第三端子處傳導到選定晶體 管器件。
15.如權利要求14中所述的方法，還包括在所述晶片中的掃描鏈電路處接收多個數字控制信號，並作為響應，在預定時間生成 另一局部信號以用於選擇所述多個電晶體器件中的一個特定電晶體器件；對應的單個開關配置電路響應於所述另一局部選擇信號和所述控制激活信號，局部地 配置所述多個電晶體器件中的選定電晶體器件以獲得單個測試測量值，同時使其餘的未選 定電晶體器件處於並行施加的應力之下。
16.如權利要求15中所述的方法，其中所述多個電晶體器件中的每個電晶體器件均為 具有所述第一、第二和第三端子的MOSFET電晶體器件，多個電晶體器件的被測試的特性包 括所述MOSFET器件的閾值電壓VT。
17.如權利要求15中所述的方法，還包括對多個電晶體器件並行施加應力；以及通過一次選擇一個單獨的電晶體器件並在其餘電晶體器件保持應力狀態的情況下測 試所述單獨的電晶體器件來提供連續的鬆弛和測試，所述測試包括讀出電晶體器件端子處 的信號輸出值。
18.如權利要求17中所述的方法，還包括使能經由所述掃描鏈電路對所述多個電晶體器件進行連續測試，一次測試一個電晶體 器件；以及在所述記憶存儲器件中記錄所讀出的信號輸出值以供統計分析。
19.如權利要求11中所述的方法，還包括在施加所述應力信號期間將溫度偏壓施加 到所述多個電晶體器件。
20.如權利要求19中所述的方法，其中針對負偏壓溫度不穩定性NBTI對被測試的所述 多個器件的所記錄的讀出信號輸出值進行統計分析。
21.一種半導體晶片級測試器件，所述器件包括單個開關矩陣的陣列，其被配置為支持並行測試多個器件，所述陣列中的每個開關矩 陣都對應於所述多個器件中的單個器件並包括一個或多個開關器件的並行連接，所述一個或多個開關器件的每個並行連接都與所述 多個器件中的每個相應器件的結構相連以允許或阻止信號傳導到所述器件結構；電路裝置，其與每個單個開關矩陣陣列相連以便根據應力、鬆弛或測量狀態之一配置 所述多個器件中的每個器件，所述電路裝置響應於第一組信號而激活一個或多個開關器件 的所述並行連接中的至少一個，以使能施加使所述多個器件處於所述應力狀態的應力信 號；以及，所述電路裝置響應於第二組信號而生成局部選擇信號，該局部選擇信號進一步激 活單個器件來應用所述鬆弛或測量狀態，其中對半導體晶片內形成的所述多個器件並行施加應力並控制所述多個器件以連續地獲 得選定器件的單個測試測量值，同時使能繼續對當前未被測試的其餘器件施加應力信號。
全文摘要
本發明涉及一種應力測試方法和測試裝置。提供了在使用晶片級測試設備時以快速而簡化的方式獲得晶片級統計數據的系統和方法。所述系統和方法對給定晶片上的所有DUT執行並行施加應力以縮短施加應力時間，然後允許單獨測試該晶片上的每個DUT，同時使該晶片上的其他DUT處於應力之下以避免任何鬆弛。在一個應用中，所獲得的統計數據使能分析電晶體器件的負偏壓溫度不穩定性(NBTI)現象。儘管由於NBTI在器件變窄時的已知行為而使獲得統計數據對NBTI更重要，但是所述結構和方法在進行較小適當調整的情況下可用於針對許多技術可靠性機制對多個DUT施加應力。
文檔編號G01R31/26GK101923141SQ20101019852
公開日2010年12月22日 申請日期2010年6月7日 優先權日2009年6月11日
發明者A·W·斯特朗, J·D·海斯, J·G·麥西, K·B·阿加瓦爾, N·哈比布 申請人:國際商業機器公司