集成電路晶片設計的製作方法
2023-05-01 00:16:16
專利名稱：集成電路晶片設計的製作方法
技術領域：
本發明涉及集成電路(IC)晶片的設計，更特別地，涉及具有10,000,000數量級個門的IC晶片的設計。
背景技術：
數百萬個門的晶片設計要求能夠以易於管理和可預知的工藝過程來實現分層結構。確保定時收斂於一個選定目標需要早期定時預算、簡化的塊布線和定時模型的抽象以及沿一些軸的適當餘量。
對於數百萬個門的晶片按工藝過程的物理實現的挑戰開始於早期的平面規劃和分塊，且持續於整個設計流程，該整個設計流程通過適當的抽象和近似從所付出的所有勞動中得到最大的好處。特別地，為了達到定時閉合，該過程的每個階段必須包括充足的餘量，以及總體項目必須著眼於向前移進以避免由於花費太多的時間在過早的最優化上而被卡住。由於設計以投片(tapeout)而告終，一些不同的問題必須同時會聚，以及一個有用的概念是漸增地向所希望的目標放鬆增加的餘量。
發明內容
真正的層次結構CAD工具平面能力的改進仍然不能排除對用於頂端設計的層次化流程的需要。「真正的層次化」流程支持複製塊的實例，這些實例共享塊的每一個邏輯、定時、布線、以及埠位置模型的單一抽象。如果不同的實例不論怎樣都必須不再具有單獨的模型，則層次結構的大多數優點會喪失。要點是被複製的塊實例被用於真正相同的對象以便在塊層次上完成的各種設計和分析任務不必重複於每個實例。
真正層次化設計流程的另一個重要特點是通過選擇一種方案和算法以便使工具除了最終物理的DRC/LVS(設計規則檢查/版圖與電路一致性檢查)掩模版檢查之外不必了解所有展開的數據來遏制複雜性。
特別地，物理布線、寄生提取、以及靜態定時分析步驟需要是分開的以便最高層次的操作(run)只使用實例化塊的抽象，而無須了解在每個塊內的全部電晶體、門、或多邊形(polygon)資料庫。分治法是真正約束被任何一個操作了解的數據的數量以及確保虛擬存儲器的使用和作業運行時間保持合理所必需的。
平面規劃與分塊(partitioning)設計的分塊用於將設計分為易於管理的塊，其可得益於一個小組內各個人的並行工作。目的在於允許對於各個塊的以及同時發生於最高層次的工作的分開進行。平面印板方法不能提供定時收斂的另一個原因是因為如果最後的定時或布線阻塞於單個大操作，則沒有好的途徑從並行工作中受益。替代地，分塊允許有效地採用多個人和多份許可。一個有益的目的在於在層次化設計中的塊和其父塊之間尋求「相等的困難(equalized pain)」，以使塊大小足夠小從而在塊層次上的布線和定時閉合的努力與對其父塊所需的努力幾乎相同。
如果一些塊太大以致於它們比其父塊難的多，則通過將這些塊分割為更小的塊以及將這些塊的連接複雜性的一部分「推」給其父塊來幫助總體項目的閉合。相反地，如果用於布線、提取、或定時的父塊作業量太大，則通過組合塊或引入層次結構的另一層次來壓縮和向下層推出一部分複雜性是值得的。一個用於層次結構的好的度量是「層次化重用因子」，該因子是塊實例的數量與塊類型的數量的比率。雖然非常依賴於設計，但好的分塊應該尋求大約3到4的重用，該重用達到平均值以便一些塊被複製許多次而一些唯一的塊只有一個實例。
另一個選擇分塊粒度的有益原則是確保沒有單獨的操作花費20個小時以上。通過使用層次化的分治法分割和分塊以便根據設計小組可用的計算機速度，每個用於布線、提取、和定時的各個人的計算機作業在不到一天中完成，進展可得以保證。工作不能變成無關的，一直到工作完成。再者，由於很多原因，當依賴將花費多天的運行時間才得以完成的任何作業時存在極大的項目風險，因為這些作業可能由於斷電或直到太晚時才變得明顯的程序錯誤而永遠不會完成。通過塊的抽象和分塊以便各個操作花費一天或更少時間，向前的進展和有價值的重複以每輪幾天的合理周期進行，該周期包括設計者分析結果的時間。
利用當前的工具，發現對於塊大小的一個好的經驗法則是尋求具有約150K個可被安置的實例或400K個左右的門(二輸入端與非門等效標準門)的塊。即使一些工具可以支持若干倍於這個大小的塊，但對於總體項目這不是最佳的，因為具有1M個門的各個塊為所有步驟花費太長的運行時間，而且，即使對於具有大量千兆字節存儲器的機器，由於實或虛擬存儲器的缺乏，都接近於完全的失敗。
埠位置分配是整個平面規劃與分塊的一部分。由於早期的判斷是重要的，一個有力的概念是使用線性「信號速率」度量，該度量在中繼器的實際布置之前允許頂層定時。通過假設好的中繼器稍後將被插入，平面規劃調整可以進行而不受線路電阻電容影響，該影響在沒有中繼器時與線路長度的平方成正比。對於給定技術和線路寬度以及到相鄰線路的間隔，存在中繼器之間對於長線路的最佳間隔以及相應沿具有精確定位中繼器的線路傳輸的信號的理想速率。
通過降低理想速率(例如，通過將其截半)，設計小組可以選擇一個具有充足餘量的速率，所述餘量用於非理想化中繼器位置、由於布線擁塞而產生的非理想化實際線路、以及在沿每個分支的下一個中繼器之前的扇出的現實。然後，頂層定時分析可以將降低的信號速率成雙地用在每個塊驅動的每個輸出埠和每個輸入埠之間的曼哈頓(x+y)距離處來組合具有父塊信號定時的每個塊埠的輸入到達時間和離開時間。以此方法，頂層定時預算和線路長度可以被驅動以滿足設計目標且防止必須跨全部晶片的線路，因為以當前頻率這要花費若干時鐘周期。
抽象一些設計方法即使在完成平面規劃與分塊的艱苦工作之後還是落入典型的陷阱中，一個陷阱是隨後選擇不保持層次結構中父塊與子塊之間的隔離的分析方法。例如，詳盡的電容抽象不應力圖組合父塊與子塊數據以「看到」在上面的或在下面的線路。替代地，較好的是通過精巧設計提取流程以假設最不利的條件確實存在來簡化。在每個適當金屬層的優選方向上，對於最小電容值，這意味著假設沒有線路，以及對於最大電容值，意味著假設以布線間距隔開的線路的「柵格板」。儘管建造金屬的硬板模型甚至更具保持性，但由於在布線環境中在最壞情況下的現實是處於布線間距的線路的全密度柵格，所以它是過度行為。
另一個使得層次結構更低效的典型陷阱是對穿過層次化邊界的信號的定時處理。如果子塊定時依賴於父塊定時加多少負荷於一個信號，或者如果父塊定時依賴於在它到達輸出埠之前多少內部布線被置於線路，則分離的質量喪失。
我們發現通過在每個塊的每個輸入和輸出埠增加一個緩衝器，並將該緩衝器安置於物理上非常接近該埠位置，則層次化的抽象可以被加強。即使緩衝器對於其他原因是不需要的，但父與子網之間的隔離相對於微不足道的面積成本來說是值得的，以通過能夠分離父和子塊定時而幫助定時收斂。
補充的定時分析在現代0.18微米或更小的技術中，最小間隔的線路高於其寬度，這意味著對臨近信號的交叉耦合通常超過線路總電容的50％。同時開關的影響不能被忽視，但尋求每個耦合組合什麼時候可在工藝擴散的範圍內發生的精確確定也是不現實的。因此，安全和成功的定時收斂需要通過最小和最大值限定延時計算的邊界的保守選擇而不是無用地去尋找單個的「確切」值。
甚至在作出用於處理交叉耦合的保守選擇後，增加另外的餘量以考慮到許多其他因素在定時上的影響仍然是重要的，這些其他因素諸如工藝擴散、電介質厚度或介電常數的變化、片上工藝斜度(process tilt)、片上電源電壓降的變化、以及提取和電晶體特徵化中的錯誤。繼續有界的最小和最大電容值的主題，對於額定值可以增加乘法的餘量，產生對於Ceff.min和Ceff.max的如下有效方程Ceff.min＝(1-x)*(Cvss.vdd+0*Ccoupling) (1)Ceff.max＝(1+x)*(Cvss.vdd+2*Ccoupling) (2)值x可以根據需要被選擇，一般在0.05到0.10的範圍內，其中所引入的餘量實際上是2x。記住，由於許多否則難以明確計算的因素各自是10％的影響，所以此餘量是非常必要的。類似乘法的餘量也可適於應用於線路寄生電阻以考慮到線路厚度和寬度中的工藝變化以及考慮到由於自熱引起的片上局部化溫度變化。
用於每個網絡的最小和最大電阻和電容允許我們為每個網絡計算最小和最大延時，所述延時可以使用.sdf文件回注於定時分析中。在基於寄存器(邊沿觸發器)的設計中，把每個建立和保持檢查看作在接收寄存器確定行程(race)結束的結果。兩端都應該被看作對方的互補，其中每一建立檢查基於使用經由發射寄存器和組合邏輯直到接收寄存器的最大延時，以及具有最小延時的完全相同的路徑被用於保持檢查。
此外，被用於這些檢查的路徑需要包括時鐘樹，所述時鐘樹回到時鐘分配樹的各部分之間的再收斂點，所述時鐘分配樹饋給發射和接收寄存器。這樣，普通的建立和保持檢查也可以驗證時鐘分配樹的質量而著重於局部偏移(skew)而不是全局偏移，並且考慮到使用「有用偏移」以及不惡化不利偏移的可能性，其中無論如何對受影響的建立或保持檢查都沒有什麼不同。
這種對時鐘樹分析的嚴格和安全的方案允許使用具有受限的平均扇出的高時鐘樹的更低得多的功率時鐘分配方案，而不是有時僅在分配核心時鐘上花費三分之一晶片開關電容的更普遍短粗(short-fat)解決方案的過度的方案。
當保持檢查確實顯示對於所選被加入的餘量數量的妨礙時，可以插入延時部件。有時，由於最小和最大延時計算的保守處理，以恰好正確的方法增加延時部件以修復這種保持妨礙而無需過分使建立路徑降級可能是巧妙的平衡行為。一個有用的概念是對於具有最大建立餘量(在最大延時計算下)的上行流點編寫搜索由具有保持妨礙的每個接收寄存器輸入端的扇入錐所選擇的網絡(使用最小延時計算)，並將延時緩衝器插入此網絡的腳本。通常這意味著保持修復的延時部件必須被插在既不鄰近於發射寄存器的輸出端也不鄰近於接收寄存器的輸入端的點，發射寄存器的輸出端或接收寄存器的輸入端是大多數過於簡單化的保持修復算法通常已將延時部件安置的位置。
在隨後的定時閉合階段中，來自塊層次靜態定時分析操作的實際結果可被用於建立用作頂層靜態定時分析操作中的對象的塊的模型。當然，被複製的實例只需要單一的用於該塊類型的定時模型，該定時模型與該塊的定時分析不被其父塊中疊置布線的專用於該實例的線路變複雜的選擇一致。
此外，由於從輸入埠通向接收寄存器的路徑、以及從最後的發射寄存器通到輸出埠的路徑將具有最小和最大延時，所以這兩種延時弧(arc)的類型需要被表示在由其父塊中的使用所構造的模型中。即使沒有商業的流程來自動完成上述過程，也可以編寫內部腳本以將這些弧組合成塊層次模型以便在父層次上的定時分析可以為所有的建立和保持檢查使用該相同的對偶性。
閉合早期增加充足的餘量允許設計對於每個塊類型及對於頂層只使用少量重複就收斂。通過採用具有每個建立和保持行程的兩端的全互補檢查的保守設計方式，工藝就能成功而不是冒險受困於只有在矽復原之後才能被發現的未考慮到的耦合或噪聲問題。在本文中所討論的保守延時計算度量還意味著存在可以被預料的優勢。
通過選擇將延時計算基於最不利的值上，典型的工藝擴散實際上將良好產生在由該最不利模型所預測的定時之上的大部分。並且，由方程(1)和(2)中因數x所建立的額外乘法定時餘量還是一個在規定於投片中的「保證」目標與由在環境條件下對已完成分組部分的測試所證實的實際達到的時鐘頻率之間的附加有利因數(additional upside factor)。
以下對本發明的詳細說明將使本發明的這些和其他目的、特徵和優點更加顯而易見，其中圖1是說明傳統上遵循集成電路(IC)版圖設計的步驟的方框圖；圖2是說明遵循根據本發明IC版圖設計的步驟的方框圖；圖3是進一步說明根據本發明IC版圖設計的方框圖；圖4是對理解本發明在時鐘分配中的改進有用的方框圖；圖5是對理解本發明在估算交叉耦合電容中的改進有用的圖；圖6是對理解本發明在估算定時延時中的改進有用的圖；圖7是說明用於估算定時延時的先有技術的一對圖；圖8是表示估算定時延時中的一個示例性問題的方框圖；圖9是表示估算定時延時的典型先有技術方案的一對方框圖；圖10是表示本發明在估算定時延時中的改進的一對方框圖；圖11和12是表示本發明在估算定時延時中的應用的方框圖；以及圖13是對理解本發明的各種設計技術怎樣集中於產生最後的產品有用的圖。
具體實施例方式
圖1表示傳統上遵循IC版圖設計的步驟。這些步驟包括平面規劃110、塊合成120、塊的初始布局130、確定門尺寸和時鐘樹建立140、布線150、以及寄生提取和定時分析160。
定時分析一般在工藝的最後被執行，因為所認識到的在進行定時分析之前完成層次化設計的父和子部件設計的需要。例如，父部件看不到子塊中線路的負荷(扇出)且父部件和子塊的輸出端之間的連接可以改變子塊的內部定時。
定時分析經常揭示定時問題且對這些問題的解決辦法可能經常會是將緩衝器插入各塊的輸入或輸出端。由於可能會導致緩衝器插入、重布線和定時分析的額外重複的線路擁塞，所以這種緩衝器的插入典型地需要線路的重布線和進一步的定時分析。每次重複可能會需要更多緩衝器的插入、線路的額外重布線以及進一步的定時分析。
根據本發明，在定時分析被執行之前，緩衝器被插入到每個塊輸入端和每個塊輸出端。優選地，如圖2的版圖設計過程所示，其中與圖1過程中相同的部件具有相同的標號，在初始布局步驟130之後、在確定門尺寸和樹建立步驟140之前緩衝器被優選地插入。
更一般地，如圖3所示，在如發生於步驟320的將網表分解為層次化塊之後以及在如發生於步驟360的定時分析的執行之前的版圖設計過程中的某個點，在步驟333緩衝器被插入在IC晶片設計中每個塊輸入端和每個塊輸出端。這些緩衝器也許是需要的也許不是。儘管如此這些緩衝器還是被插入。結果，在所有埠的扇入被約束為1且內部反饋路徑被從被父部件安置於輸出埠上的塊隔離。此外，塊定時分析被迫看到否則只能被父塊定時分析看到的線路對埠的定時影響。
通過隔離在父部件和子塊中的線路，定時分析問題被更清晰地分開且需要更少的定時重複。不必要緩衝器的面積成本是微不足道的。
用於集成電路設計的改進的另一個領域是在時鐘分配中，特別是對所有寄存器的時鐘信號的分配。時鐘偏移是時鐘在發射和接收寄存器對到達時間的差。在同步設計中，典型的目標是使該偏移儘可能小。一般地，偏移被看作是不利的，因為時鐘周期必須被延長(降低性能)以考慮到接收寄存器具有比發射寄存器更早的到達時鐘信號的可能性。然而，眾所周知，在有限的情形下，如果關鍵路徑的發射寄存器具有比接收寄存器更早的到達時鐘則偏移可以是有利的，因為其給予該路徑比基本時鐘周期更多時間去傳播。
當成組的邏輯和寄存器被連接在一起時，時鐘偏移的相同原理被應用在更高層次化的層次。這種分組可以是在只有幾個對象到數十萬的對象的層次上。圖4顯示兩個塊(A和B)，其中存在從A傳送到B的某些數據信號C以及從B傳送到A的其他數據信號D。兩個塊都接收來自父層的時鐘，並將它分配給它們的內部寄存器。在不喪失一般性的情況下，考慮所顯示的情況，其中時鐘分配被調整以給予B一個比在A接收到的時鐘遲的時鐘。在這種情況下，兩個時鐘到達時間之間的偏移增加給D信號的有效路徑延時，從C信號的有效路徑延時中減去。如果C和D具有否則相等的路徑長度，則偏移將是不利的。但在一開始的C路徑延時(對塊內部的延時和塊之間連接中的延時求和)長於D路徑延時的情況中，則該偏移改進性能。
在層次化設計中，塊可以被首先建立及定時分析，且然後其父層時鐘分配被調整到傳到最長路徑的接收塊的延時時鐘。被增加於每個塊對之間的有用延時的量是在該塊對中通向時鐘延時的塊的最長路徑與從時鐘延時的塊離開通往另一塊的最長路徑之間的差的一半。這樣，在時鐘延時被增加之後，數據路徑隨後將具有相等最小周期時間(最大晶片時鐘頻率)。
如上所述，另一設計技術是通過最小和最大值設定延時計算的邊界，而不是無望地搜尋以找到一個單一的「確切」值。這種方案的一個例子是將交叉耦合電容映射為有界的「有效」電容。圖5顯示在與處於分析下的被幹擾(victim)信號相反或相同方向上的擾源(aggressor)開關的可能性。儘管一個快速反向擾源具有3或更多倍於實際額定交叉耦合的有效電容是可能的，但只將有效交叉耦合電容設置為2倍於額定電容也是合理的近似，其仍然比忽略開關的電容乘倍效應保守的多。同樣地，儘管一個快速同向擾源在一個緩慢被幹擾對象的轉變上具有這樣一種幫助效果即有效耦合電容實際上應該是負數是可能的，但就將最小有效電容值設置為0是合理的。注意當完全補充定時檢查使用最大和最小電容時，其實際上增加消極的考慮以使得最小電容更小。將這些因素應用於所有交叉耦合電容的簡化和保守抵消了這樣一種現實即許多實際上可能不具有同時進行的開關，這就具有一些擾源可能具有略微更壞的有效電容倍數的可能性，如圖5所示。甚至更多嚴格的詳盡的噪聲檢查工具可被用作最後的步驟。
其他的設計技術涉及定時路徑的分析。對於將要在門層次上被分析的定時路徑，嚴格的分析必須跟蹤穿過沿時鐘和數據線具有按比例擴大和按比例縮小的網絡延時注釋的網絡的路徑，以產生將要與接收寄存器的約束對比的更不利情形。對於建立約束，最大延時用於到接收寄存器的時鐘路徑。對於保持約束，最小延時用於到發射寄存器的時鐘路徑以及發射寄存器與接收寄存器之間的數據路徑，且最大延時用於到接收寄存器的時鐘路徑(圖6)。這比到處只使用額定的延時更加嚴格，儘管它很少在0.25um設計之前徹底完成，所述0.25um設計中交叉耦合電容更加不嚴重。但是，單獨來說，最大值和最小值同時地使用被眾知周知是正確和嚴格的方案，且某些工具確實支持它用於平面設計。
模型的抽象對於層次化的方法是必需的。抽象(見圖7)將一個整個區域的組合邏輯和寄存器(例如，數十萬個門)封裝到一個省去該塊內部細節的塊模型(表示其的一個商業化格式叫做「STAMP」模型)，並以定時弧代替開始於每個輸入埠的路徑，所述定時弧是從代表它的建立和保持約束的埠到時鐘埠的。同樣地，以代表時鐘→輸出(clk→q)約束的弧代替每條通向輸出埠的路徑。在圖7的先有技術中，這些以弧對路徑的代替只使用額定的(或典型的)模型來完成，此模型不允許塊模型被用作力圖完成圖6的更嚴格的建立和保持檢查的父操作中的實例。
本發明解決增強塊抽象方法提供在層次化邊界的嚴格最大/最小檢查的困難。這是具有重要性的，如先前被商業化工具所選擇的一些不正確方案所證實的。這些方案中的一個難點是這不僅僅是跟蹤穿過具有單一延時注釋的各網絡的最大和最小路徑的問題。圖8說明一種情況，在其中塊的時鐘埠和內部寄存器之間的路徑需要具有由用於產生輸入和輸出約束的不同延時所注釋的它的網絡，甚至當所述輸入和輸出約束在父層次上只被用於檢查保持約束。這表明在同時跟蹤對於父層的建立/保持檢查所需的路徑的過程中沒有單個網絡注釋集就足夠。先有技術的另一個普遍失誤顯示於圖9中，其中兩個單獨路徑跟蹤操作被執行，一個基於用最大延時注釋網絡而另一個使用以最小延時注釋的網絡。然而，這種方案還是不足的，因為它不象圖6所需的那樣單獨在數據和時鐘路徑上組合最大值和最小值。
圖10顯示對於正確檢查實際所需的組合。它表明路徑需要被單獨地分析以產生兩個不同的模型，其中一個被用於父層中的建立檢查，另一個被用於父層中的保持檢查。再者，實際上存在四個需要作為對這些路徑跟蹤操作的輸入的不同網絡延時組合。
由於商業化工具不支持在模型抽象中使用多個被注釋的值，在本發明中首先必須做預處理以產生上面表格中四個網絡延時的不同組合，並將它們注釋到如圖10所示的路徑跟蹤操作中。路徑跟蹤不需要知道網絡延時怎樣被預處理，因此無需靜態定時工具「知道」數據被預處理成不同於額定電容，路徑跟蹤就將正確進行。然後，本發明將來自四個單獨路徑跟蹤操作的弧重新組合為兩個單獨的模型在實現本發明的過程中是必要的，一個單獨的模型用在父層操作中以確定建立約束(見圖11)以及另一個單獨的模型用於父層操作獲得保持約束(見圖12)。儘管兩個不同模型的使用本身不是唯一的，但將來自四個不同路徑跟蹤操作的弧重新組合為兩個單獨的模型是本發明的一個區別點。
由於一個簡單原因即執行一個電晶體層次的模擬在存儲器和運行時間上都是很耗費的，所以模型產生始終是VLSI設計中的一個考慮。即使對於在各個門的層次之上沒有其他的層次化的層次的平面設計，在分析過程中邏輯門自己也由定時模型來表示。先有技術根據特定的工作條件提供模型差異，以便不同的模型被用於在最有利或最不利門構成的情況下模擬操作，例如，但是然後認為該模型對於該條件是適合於所有在該條件下的約束檢查的。本發明利用將要被檢查的約束的類型進一步區別這些模型，並通過組合這些不同模型的弧產生這些模型以獲得在父層中的特定約束檢查所需的適當模型。
由此，本發明涉及注釋數據的預處理和將來自不同路徑跟蹤操作的弧後處理組合為兩個輸出模型。所述預處理產生注釋的四個集合，一個集合具有全部最小注釋、一個集合具有全部最大注釋、一個集合具有除了對於時鐘網絡的最大注釋之外的對於數據網絡的最小注釋、一個集合具有除了對於數據網絡的最大注釋之外的對於時鐘網絡的最小注釋。為這四個注釋集合的每個產生模型，並為各個路徑跟蹤操作將模型加載到靜態定時分析工具中。隨後，所產生的弧被重組以建立最終模型，該最終模型只適合於一個類型的約束(保持或建立)，但包括了最小/最大注釋的所需目標。對於將被用於父層保持約束檢查的模型，從時鐘輸入到數據輸出的延時弧取自全部最小模型，但在輸入和時鐘之間的保持約束取自最小數據最大時鐘模型，如圖12所示。同樣地，對於將被用於建立約束檢查的模型，從時鐘到輸出的延時弧取自全部最大模型，且建立約束弧取自最小時鐘最大數據模型，如圖11所示。這兩個模型對於它們的約束類型是特定的，但所得到的弧正確組合以產生頂層路徑被抽象部分的準確表示，並維持分析方法的假設以便層次化方案產生與同時考慮適當的最小/最大數據的嚴格平面操作完全相同的對於所有寄存器對組合的報告。
按約束類型所產生的模型的差異允許在定時分析過程中對該模型特性的更好控制，並為將被應用於結果的工程判斷提供更加堅固的基礎。嚴格的最小/最大檢查對於確保定時的正確性是很重要的，且在具有對於相同網絡導致最小和最大電容值之間更大差值的更高比例交叉耦合電容的更精巧幾何工藝中更加相關。
嚴格的最小/最大檢查圍繞著時鐘樹和數據連接。嚴格的最小/最大檢查允許普通的建立和保持檢查同樣驗證時鐘分配樹的質量，而著重於局部偏移而不是全局偏移，並考慮到使用「有用偏移」以及不惡化不利偏移的可能性，其中無論如何對受影響的建立或保持檢查也沒有什麼區別。此外，這種對時鐘樹分析的嚴格和安全的方案允許使用具有受限的平均扇出的高時鐘樹的更低得多的功率時鐘分配方案，而不是有時僅在分配核心時鐘上花費三分之一晶片開關電容的更普遍的短粗(short-fat)解決方案的過度的方案。
檢查的完成也意味著較少附加餘量需要被加入。在許多先有方案中，因為該過程對於穿過層次化邊界的信號不是檢查約束的全部正確集合，所以設計者替代地通過增加餘量以考慮到沒有實際上考慮正確弧的錯誤來處理該問題。本發明減小所需的餘量，籍以增加可能的設計的性能。此外，通過為它們的每個埠的特性產生具有特定於約束的安全餘量的模型，在更高層次的層次的總安全餘量可被降低，而無需為在任何特定埠的約束犧牲安全餘量。這導致在更高層次上更少的被誤報為需要被修復的問題的定時路徑，並加速定時閉合。
在早期物理實現的階段，最好對內部塊定時和對頂層定時設置高目標(如前面所討論的，由線性化信號速率所判斷的)。隨著設計向投片進展，及頂層定時被從被布線和被定時的塊得來的實際定時模型所代替，該目標可向最終投片要求的目標放鬆。由於門尺寸變化、中繼器插入、以及保持部件插入都是布線設計中的「中斷」，所以它們可能對相鄰對象(單元實例)或線路具有定時影響。
目標是通過利用每次修復/重新定時重複搜索以「接觸」越來越少的網絡和對象來確保收斂。一個好的目標是看到對於每次重複所接觸到網絡的數量下降4到8倍。即使在每次重複時所搜索到的目標中略微的減少都極大地幫助收斂。
圖13顯示該原理，其中y軸被度量為關於每一量的最終目標的因子
標準量建立檢查 時鐘頻率保持檢查 偏移餘量天線檢查 容許滿載荷實際上，收斂沿這三個軸同時進行。即使前期過程通過根據更嚴格的標準搜尋以修復問題而稍微多做些「工作」，當項目的鄰近線路或對象被碰撞時，這種方案減少這些必須被重做項目的數量。例如，在容許天線滿載荷比(一個通過將比率約束在金屬線路面積和這些金屬線路所連接的多晶矽柵級面積之間來有助於成品率的規則)中的侵害很容易修復，但由於這些修復觸及布線，所以這些修復可能中斷緊密的建立和保持路徑。因此，通過向所需目標同時地和漸增地降低所有目標上的阻礙使得收斂被改進。
如對本領域技術人員顯而易見的，在本發明中可以作出大量的修改。
權利要求
1.一種VLSI晶片設計的布線方法，包括步驟將網表分解為層次化塊，每個塊至少具有一個輸入端和一個輸出端；在作任何定時分析之前將緩衝器插入到每個塊輸入端以隔離該塊輸入；以及在作任何定時分析之前將緩衝器插入到每個塊輸出端以隔離該塊輸出。
2.一種VLSI晶片設計的布線方法，包括步驟將網表分解為層次化塊；分析在每一塊對之間傳送的信號的定時；以及將時鐘分配調整到被提供給在塊對之間具有最長路徑的那些塊對中的接收塊的延時時鐘信號。
3.一種VLSI晶片設計的布線方法，包括步驟平面規劃；塊的合成；塊的初始布局；確定門尺寸和時鐘樹建立；布線；以及寄生提取和定時分析；將緩衝器插入到每個塊輸入端以隔離該塊輸入的步驟，該步驟在確定門尺寸和時鐘樹建立步驟之前執行。
4.權利要求3的方法，進一步包括在執行確定門尺寸和時鐘樹建立的步驟之前將緩衝器插入到每個塊輸出端的步驟。
5.一種調整被分配給第一塊和第二塊的時鐘信號定時的方法，其中數據信號通過從所述第一塊到所述第二塊的第一路徑傳送，且數據信號通過從所述第二塊到所述第一塊的第二路徑傳送，以及通過所述第一路徑的時間長於通過所述第二路徑的時間，該方法包括步驟將被提供給所述第二塊的時鐘信號相對於被提供給所述第一塊的時鐘信號延遲一個量，所述量是所述第一路徑和所述第二路徑之間差的函數。
6.權利要求5的方法，其中所述時鐘信號被延遲一個量，所述量是所述第一路徑和所述第二路徑之間差的一半的函數。
7.權利要求5的方法，其中所述時鐘被延遲一個量，所述量是通過所述第一路徑的時間和通過所述第二路徑的時間之間差的函數。
8.權利要求5的方法，其中所述時鐘被延遲一個量，所述量是通過所述第一路徑的時間和通過所述第二路徑的時間之間差的一半的函數。
9.一種形成用於定時檢查的模型的方法，包括步驟產生四個注釋的集合，第一集合具有全部最小注釋，第二集合具有全部最大注釋，第三集合具有除了對於時鐘網絡的最大注釋之外對於數據網絡的最小注釋，第四集合具有除了對於時鐘網絡的最小注釋之外對於數據網絡的最大注釋；對於將被用於父塊保持約束檢查的模型，從所述第一集合中採用從時鐘輸入到數據輸出的延時弧，以及從所述第三集合中採用輸入和時鐘輸入之間的保持約束；以及對於將被用於建立約束檢查的模型，從所述第二集合中採用從時鐘輸入到數據輸出的延時弧，以及從所述第四集合中採用建立約束弧。
全文摘要
本發明提供用於改進集成電路設計的方法，其通過使用版面設計工具、合成、以及定時序分析以避免由於在過早的最優化上花費太多時間而被卡住(圖2－13)。由於設計圍繞於投片，一些問題必須同時收斂，以及一個有用的概念是向所需目標漸增地放鬆增加的餘量。
文檔編號H01L21/82GK1633658SQ02816762
公開日2005年6月29日 申請日期2002年8月29日 優先權日2001年8月29日
發明者T·E·威廉斯, J·費羅, D·託維, L·曾 申請人:英芬能技術公司