圖像傳感器的列並行單斜率adc的數字校準的自動偏移調整的製作方法
2023-05-20 14:43:31
專利名稱：圖像傳感器的列並行單斜率adc的數字校準的自動偏移調整的製作方法
技術領域：
本發明的一些實施例總體而言涉及處理信號，更具體而言涉及一種用於列並行單斜率模數轉換器(ADC)的數字校準的方法和系統。
背景技術：
隨著計算機和處理器變得越來越強大，在數字領域將進行越來越多的信號處理。數位訊號處理可以執行複雜的操作以將輸入數據控制得與現實中的模擬信號近似，並且可以實時執行操作，或者可以儲存數字數據以供將來處理。由於現實中的信號以模擬信號存在，因此需要將這些模擬信號轉換成等效的數位訊號。 模數轉換器(ADC)用於許多應用中，諸如，例如轉換工業應用中的模擬控制信號、音樂中的音頻信號、數位相機中的攝影圖像、和數碼攝影機中的視頻圖像。與眾多的電路一樣，由於針對不同的限制來做出折中所以ADC具有許多不同的類型。諸如「快閃」ADC的一些ADC由於每個額外的比特要求比較器的數量加倍，因此在電路和布局空間方面相對昂貴且因而在解析度上有限制，但其轉換速度很快。諸如斜坡ADC的其他ADC可能相對簡單，但轉換時間長。並且，隨著解析度數的增加，轉換時間也將增加。因此，具體應用需要考慮各種限制，並確定何種設計最佳地實現其目的。然而，選擇特定的設計並且可能地對其進行修改以改進其設計，可能還是存在某些需要克服的挑戰。對於高解析度和高速成像而言，列並行ADC結構已成為CMOS圖像傳感器中最廣泛使用的ADC。實現CMOS圖像傳感器的良好性能的一個主要挑戰是有效地降低列固定模式噪聲(CFPN)。通過結合附圖將根據現有方法和傳統方法的系統與本申請餘下所列舉的本發明的一些方面進行比較，本領域技術人員將清楚現有方法和傳統方法的進一步限制和不足。
發明內容
本發明的某些實施例提供了一種使用模數轉換器(ADC)的方法，所述方法包括在校準周期期間，在自動歸零時間段期間將自動歸零電壓施加到所述ADC中的比較器的第一輸入和第二輸入。在所述自動歸零時間段結束時將第一校準電壓增加到所述第二輸入，然後確定在所述自動歸零時間段結束時所述第二輸入處的電壓與能夠在所述ADC的校準階段期間在所述第二輸入處確定的最大電壓差之間的差值電壓。確定大於所述差值電壓的校準偏移電壓，以及通過將所述第一校準電壓減少所述校準偏移電壓來產生第二校準電壓，其中，在轉換周期期間將所述第二校準電壓施加到所述第二輸入。從以下的說明書和附圖中將完全理解本發明的這些及其他優點、方面和新穎特徵，以及本發明所示實施例的細節。
圖IA是可以用於本發明的一個實施例的用於模數轉換的示例性系統的框圖。圖IB是可以用於本發明的一個實施例的用於模數轉換的示例性系統的框圖。圖2是根據本發明的一個實施例的用於列並行模數轉換器的示例性系統的框圖。圖3是根據本發明的一個實施例的用於模數轉換的示例性系統的框圖。圖4是根據本發明的一個實施例的用於模數轉換的示例性系統的框圖。圖5是根據本發明的一個實施例的示例性比較器結 構的框圖。圖6是根據本發明的一個實施例的用於模數轉換系統的示例性系統的電路圖。圖7是示出根據本發明的一個實施例的用於列並行ADC中的比較器的校準過程的時序圖。圖8至圖9是示出根據本發明的一個實施例的提供有解決方案的非理想情況的時序圖。圖IOA至圖IOB是示出根據本發明的一個實施例的用於為參照圖8至圖9所描述的問題提供解決方案的、施加到比較器的輸入電壓的電路圖。圖11至圖12是示出根據本發明的一個實施例的針對參照圖8至圖9所描述的問題的解決方案的時序圖。圖13是示出根據本發明的一個實施例的用於列並行ADC中的比較器的校準過程的時序圖。圖14至圖15是示出根據本發明的一個實施例的提供有解決方案的非理想情況的時序圖。圖16至圖17是示出根據本發明的一個實施例的針對參照圖14至圖15所描述的問題的解決方案的時序圖。
具體實施例方式下面將參照附圖詳細描述本發明的實施例，使得本領域技術人員能夠容易地實施本發明的範圍。本發明的某些實施例可以提供用於校準列並行模數轉換器(ADC)的方法和系統。圖IA是可以用於本發明的一個實施例的用於模數轉換和數模轉換的示例性系統的框圖。參見圖1A，示出了用於處理輸入數據的電路的一部分，包括ADC陣列110、處理器120和控制邏輯130。ADC陣列110中的每個ADC將輸入的模擬信號、諸如來自例如圖像傳感器(例如，為圖6中的電路601)的像素信號PXL轉換成相應的數位訊號。由ADC 110輸出的數位訊號可以由處理器120進一步處理。處理器120可以利用例如數位訊號處理方法將來自ADC陣列110的數位訊號壓縮成標準的視頻格式，諸如MPEG1、MPEG2或MPEG4。處理器120還可以包括可以儲存碼和/或其他有用數據的存儲器122。儲存在存儲器122中的碼可以由處理器120執行以實現各種功能，諸如例如數位訊號處理。存儲器塊122還可以用來儲存來自ADC 110的數位訊號、和/或由對來自ADC 110的數位訊號進行處理所得的數位訊號。控制邏輯130可以包括產生時鐘信號、控制信號和使能信號、以及用於包括ADC陣列110的各種模塊的命令的電路。例如,控制邏輯130可以產生供ADC陣列110中的ADC計數用的時鐘信號CLK，其中所述時鐘信號是不連續運行的。運行的時鐘包括脈衝，而非運行的時鐘處在低狀態或高狀態。控制邏輯130還可以輸出將ADC陣列110中的計數器使能的使能信號以在特定的時間部分期間進行計數，並且還輸出復位信號。圖IB是可以用於本發明的一個實施例的用於模數轉換的示例性系統的框圖。參見圖1B，示出了圖像處理系統150，圖像處理系統150包括像素陣列160，像素陣列160可以接收模擬圖像輸入151並輸出相應的信號。此信號被列ADC 170轉換成數字表示，且被傳送到數字處理模塊185以在數字域中進一步處理。數字處理模塊185輸出數字圖像輸出190，所述數字圖像輸出190是模擬圖像輸入151的數字表示。—般而言,光與像素陣列160的每個像素161相互作用作為模擬信息。像素161成行成列設置，這有效地限定像素陣列160的解析度，並且影響被圖像處理系統150轉換成數字圖像輸出190的模擬圖像輸入151的量。這種類型的轉換的各種架構通常分為兩類。根據其中一類，選擇和多路復用每行像素161的列數據，利用串行ADC方法將多路復用的數據轉換成數字數據。根據另一類，每行的數據由列並行ADC過程列向(column-wise)並行地轉換成數字數據。圖IB示出了上述第二類。 在像素陣列160處檢測模擬圖像輸入151。行控制模塊155選擇每行的數據並將數據傳送到一組列ADC 170。每個列ADC 170根據列控制模塊175並行地處理行向(row-wise)數據的一列(即，一個像素161)，以產生針對行的相應數字數據。行控制模塊155和列控制模塊175可以由數字控制模塊165進一步控制。用於執行模數轉換的列並行ADC中有不同的結構可用。其中一種方法是已知的「單斜率」ADC。根據一個示例性的單斜率ADC方法，由基準發生器模塊180產生的基準信號以特定的斜率斜坡變化，並且與由相應的像素161所接收的模擬圖像輸入151產生的像素信號相比較。列ADC 170檢測斜坡信號與像素信號相交的相交點。可以利用模擬或數位技術來檢測所述相交點。例如，各個實施例可以使用數位技術(例如，計數器)來確定與所述相交點相對應的值。基準發生器模塊180通常與所有的列ADC 170全局地耦合，使得列ADC 170共享公共的基準信號。顯然，數字輸出的準確性可能受到相交點的準確檢測的影響，而相交點的準確檢測又受到基準電平的移動的影響。例如，基準電平可以在像素161與像素161之間發生變化，和/或可以根據電源的波動(如噪聲)而移動。因為基準信號在列ADC 170之間被共享且列ADC 170並行地作用於每行，因此基準信號中的移動傾向於引起行向效應(本文稱為行向噪聲)。除了行向噪聲之外，列ADC 170可能經歷列向噪聲。具體地，列ADC 170通常可能經歷數個列固定模式噪聲(CFPN)源，諸如像素源極跟隨器、列比較器、計數器和線存儲器定時中的變化，時鐘和在ADC陣列上的斜坡信號的歪斜(skew)等。例如，工藝變化可能造成電路部件從一個列ADC 170到另一個列ADC 170出現略微不同，從而造成列ADC 170具有略微不同的觸發點、滯後、延遲等。因為列ADC 170被所有的行共享，因此CFPN會傳播經過這些行，影響數字圖像輸出190。列ADC 170彼此之間的校準可以減輕CFPN源的影響。相應地，通常的列ADC 170可以使用模擬和/或數字相關雙採樣(CDS)方法。例如，模擬CDS可以消除像素源跟隨器偏移，而數字CDS可以消除其它偏移。
圖2是根據本發明的一個實施例的示例性列並行模數轉換器配置的框圖。參見圖2，示出了像素陣列200和ADC陣列210。像素陣列200可以包括像素元件201和開關元件202。像素元件201可以包括輸出例如與像素元件201所檢測到的光量成比例的電壓的合適的電路。像素元件201可以對入射光的特定波長敏感。ADC陣列210可以包括例如ADC元件211的陣列，其中，每個ADC元件211可以對應於像素元件201的列。ADC元件211的輸出可以儲存在存儲器塊212中。在操作中，來自例如控制邏輯130(圖1A)的合適的控制信號可以將開關元件202使能為適當地斷開和閉合，使得來自特定像素元件201的輸出電壓被傳送到ADC陣列210。相應地，對於列Column_l至Column_m中的每個,可以是在全部的行Row_l至Row_n中只有一個特定的開關元件202閉合，使得來自相應的像素元件201的輸出電壓被傳送到ADC陣列 210。從列Column_l至Column_m中的像素元件201之一而來的輸出電壓可以被相應的ADC元件211轉換成等效的數字值。然而，由於存在多個ADC元件211，可能需要校準每個ADC元件211，使得每個ADC元件211針對給定的輸入而輸出相似的數字值。可以定期地進 行校準，例如，在行掃描時間期間進行一次校準或在幀期間進行一次校準。用於校準的特定時段可以依設計和/或實施方式而定。圖3是根據本發明的一個實施例的用於模數轉換的示例性系統的框圖。參見圖3，示出了 ADC元件300，所述ADC元件300可以與ADC元件211相似，包括比較器310、計數器320、校準存儲器330、以及存儲器塊340。比較器310可以具有來自例如像素陣列200的像素信號PXL和來自例如控制邏輯130的斜坡信號RMP作為輸入。比較器可以比較輸入信號PXL和RMP，並且在斜坡信號RMP與像素信號PXL基本上彼此相等時斷言(assert) —輸出Cmp_0ut。計數器320可以是接收來自例如控制邏輯130的加載信號LD、使能信號EN、清除信號CLR和時鐘信號CLK的增序計數器(up-counter)。諸如LD、EN、CLR、CLK等的各種命令信號沒有在圖3中示出。如果需要，計數器320可以被加載一值，並且在被使能信號使能時利用時鐘信號的每個上升沿從加載的值開始計數。清除信號CLR可以等效於加載給計數器為O的值。校準儲存器330可以包括用於儲存校準值的合適的電路。校準存儲器330可以包括例如具有反相輸出和非反相輸出的電路。所述校準值可以藉助從例如控制邏輯130接收的加載信號LD而被加載到計數器320中。存儲塊器340可以包括用於儲存與輸入像素信號相對應的數字值的合適的電路，其中所述數字值是計數器320的輸出。存儲器塊340可以根據實施方式而具有不同的大小。存儲塊器340可以例如足夠大以保持與像素的行相對應的數字值。在操作中，可以存在用於ADC元件300的操作的兩個階段。其中一個階段為校準階段，而另一個階段為轉換階段。在校準階段期間，比較器可以經由來自例如控制邏輯130的復位信號或自動歸零信號AZ而被復位，且像素信號PXL可以被設置到校準電壓。校準電壓可以來自例如像素陣列200，其中可以閉合另外的開關元件202以將校準電壓輸出到相應的ADC元件211。校準電壓可以例如在比較器310的製造期間就已經被確定。計數器320分別經由清除信號CLR和使能信號EN而被清零和被使能為計數。輸入斜坡信號RMP可以開始斜坡下降，計數器320可以經由運行的時鐘信號CLK開始計數。當斜坡信號RMP是與輸入信號PXL的電壓基本上相同的電壓時，比較器310斷言其輸出信號Cmp_Out。來自比較器310的被斷言的輸出信號Cmp_Out可以用來將計數器320的計數禁止。來自計數器320的計數然後被保存在校準存儲器330中。當在轉換階段期間將輸入信號PXL轉換成等效的數字值時，儲存的此計數可以用於校準偏移。另外，本發明的各個實施例可以允許計數器320在運行的時鐘信號CLK的第一周期之後開始計數。相應地，計數器320根據從斜坡信號RMP開始到斜坡信號RMP與輸入信號PXL具有基本上相同電壓的這段時間之內的k個實際的CLK周期而計數出為k的計數值。然後計數值k被儲存在校準存儲器330中。在轉換階段期間，校準存儲器330中所儲存的計數k的反相值_k可以被加載到計數器320中。因此，在轉換階段期間，計數器320首先對校準偏移計數以到達為O的計數，然後從O開始計數以將輸入信號PXL轉換成自動地考慮了偏移的等效的數字值。圖4是根據本發明的一個實施例的用於模數轉換的示例性系統的框圖。參見圖4，示出了 ADC元件400，所述ADC元件400可以與ADC元件211相似，包括比較器410、計數器 420和存儲器430。比較器410、計數器420和存儲器430可以與參照圖3描述的相應模塊相似。這裡仍舊沒有示出各種命令信號。圖5是一個示例性的增序紋波計數器(ripple up counter)。參見圖5,示出了簡單的紋波計數器，其包括D觸發器510、520、530。輸入時鐘可以驅動第一 D觸發器510，非反相輸出Q可以是計數器的最低有效位BitO。D觸發器510的反相輸出Qn是用於下一 D觸發器520的時鐘信號。D觸發器520的Q輸出是下一最低有效位Bitl。可以針對需要數目的計數位在電路中增加另外的D觸發器。雖然已經描述了異步計數器，但是本發明不局限於此。例如，還可以使用同步計數器。然而，同步計數器可能比異步計數器需要更多的電路。此外，未示出計數器的各種特徵。例如，根據應用，可能期望計數器能夠加載開始計數所起始的值，能夠將計數器清零，以及具有使能信號以控制計數器。圖6是根據本發明的一個實施例的用於模數轉換系統600的一個示例性系統的電路圖。參見圖6，模數轉換系統600可以包括像素單元601 (與圖IB中的像素161相似)、列並行ADC 602 (可以與圖IB的ADC陣列170中的ADC、或者圖2的ADC陣列210中的ADC211相似)、計數器620和存儲器630。根據本發明的一個實施例，圖6所示的像素單元601是四個電晶體的圖像傳感器結構。然而，本發明並非限制於此。其它的電晶體配置也可以充分地輸出像素輸出信號PXL。可以通過將高狀態輸入信號斷言至行選擇(ROW SELECT)來選擇圖IB的像素陣列160的多個像素單元161之中的特定像素單元。當低狀態信號被輸入至像素復位(PIXEL SELECT)時，與輸入至光電二極體605的光圖像相對應的模擬電壓信號被輸出作為像素輸出信號PXL0當輸入高狀態信號作為像素復位(PIXEL SELECT)時，復位電壓Vrst被輸出作為像素輸出信號PXL。被輸出作為PXL的復位電壓Vrst可以表不暗狀態,其中沒有來自光電二極體605的模擬信號分量被斷言至像素輸出信號PXL。在圖6中，示出了單級比較器元件601，其可以與比較器元件211相似，包括比較器610，耦合電容器Cl、C2，以及開關元件SWl、SW2。儘管圖6示出的是單級比較器610，但是本發明並不限制於此。可以使用包括兩級或其它多級的各種類型的比較器(無論是單端的或差分的)來比較兩個輸入信號的電壓電平。 從所有的像素都始終處在復位模式的校準行開始(即，施加Vrst到比較器的PXL輸入)，現在參照圖6和圖7，可以閉合開關元件SWl和SW2，從而通過利用在t0從例如控制邏輯130輸出的命令AZ將比較器610自動歸零以將比較器610的輸入PXL和RMP復位到已知狀態而開始校準階段。通過將高狀態信號斷言至像素復位(PIXEL SELECT)，像素元件601保持在暗態，或者防止來自光電二極體605的模擬信號被斷言至比較器610。而是，將復位電壓Vrst斷言至比較器610的PXL輸入，在節點A處會出現自動歸零電壓Vaz。校準行在圖9中示出並且涉及t0_t7期間所執行的校準操作，其中復位電壓Vrst始終被斷言至比較器的PXL輸入。執行第一斜坡下降的時間段tl-t4被稱為校準階段，而時間段t4-t7被稱為轉換階段。將具有斜坡開始電壓VrampO的斜坡信號斷言至比較器610的輸入RMP。在比較器610的節點B輸入處被施加等於自動歸零電壓Vaz與比較器偏移電壓Vos之和(即， Vaz+Vos)的電壓。Vos是ADC中存在的偏移電壓，Vos是導致CFPN的分量，除非在轉換階段減去了 Vos分量。圖7是示出理想的校準過程的時序圖。為了校準列並行ADC中的比較器，將像素復位設置為高狀態，使得沒有像素信號施加給比較器。在to，通過將開關SW1、SW2閉合將比較器自動歸零(即，AZ = I)。然後，施加復位電壓Vrst (表示像素的暗圖像)到比較器的PXL輸入。施加具有斜坡開始電壓VrmpO的斜坡信號到比較器的RMP輸入。於是，節點A處的電壓是自動歸零電壓Vaz，而節點B處的電壓是Vaz+Vos。如圖7所示，通過在tl將自動歸零信號AZ復位到低狀態來繼續校準階段，這是將開關SWl和SW2斷開的結果。在t2，斜坡信號從斜坡開始電壓VrampO開始每個時鐘周期CLK斜坡下降一個步進電壓Vstep。在本發明的一個實施例中,斜坡下降操作會繼續直到達到預定的時鐘周期數目m。也就是說，斜坡下降操作將會持續直到t4，因為在t2-t4之間輸入到計數器620的時鐘周期總數目為m。然而，在t3，比較器610的輸入節點A和B處的電壓相等，這會導致比較器610將比較器輸出信號Cmp_0ut從高狀態觸發到低狀態。而這又將導致計數器620停止計數並且在存儲器630處儲存計數值kl。然後計數值kl被轉換成_kl，並且被加載回計數器620中。通過在t5執行第二斜坡下降操作來繼續校準過程。第二斜坡下降操作執行M個時鐘周期，其中M大於m。在t6，斜坡信號從斜坡開始電壓VrampO開始每個時鐘周期CLK斜坡下降一個步進電壓Vstep，直到達到預定的時鐘周期數目M。因此，斜坡下降操作將會繼續直到t7，因為在t5-t7之間輸入到計數器620的時鐘周期總數目為M。然而，在t6，比較器610的輸入節點A和B處的電壓相等，這會導致比較器610將比較器輸出信號Cmp_0ut從高狀態觸發到低狀態。而這又將導致計數器620在t6停止計數。在t5與t6之間的時間段，計數器620計數了總共k2個時鐘周期。對於所述第二計數操作，計數器620被預先設置成具有計數值-kl。因此，最終的計數值等於k2-kl。在理想的情況下，k2等於kl，因為第一斜坡和第二斜坡的斜率相等。當O = k2-kl時，ADC 600的比較器610中出現的偏移電壓Vos被抵消。然而，在實際操作情況中不會總是重複出現如上參照圖7所述的理想情況。參見圖8，可能會出現這樣的情況，其中在比較器的輸入節點B處可能出現負偏移電壓(即，Vos< O)。於是，如圖8所示，在tO至t7之間的校準階段中的所有方面期間，出現在輸入節點A處的自動歸零電壓Vaz會高於出現在比較器610的輸入節點B處的最大電壓(為Vaz+Vos，其中 Vos O)，這意味著在比較器610的輸入節點B處出現的偏移Vos不能被抵消。比較器輸出Cmp_0ut將保持在高狀態，並且將不會在t0-t7的校準階段期間中的任何時間被觸發到低狀態。在另一個有問題的情況中，如圖9所示，節點A和B處的電壓可能不會在t2_t4的第一斜坡下降時間段期間相交，而僅在t5-t7的第二斜坡下降時間段期間的t6處相交。由於k2大於kl,其中，kl = m,因此,ADCout等於k2_m,其中k2_m > O。因此,不能抵消Vos。 為了克服這些問題，如下參照圖10至圖12描述的本發明的一個實施例利用初始校準偏移電壓VcalO。也就是說，參照圖10A，另外引入了為VcalO的初始校準偏移電壓。取代施加斜坡開始電壓VrampO到比較器610的RMP輸入地，在校準階段期間將VrampO-VcalO斷言至比較器610的RMP輸入。在時間段tO-tl之間的自動歸零操作期間，在比較器610的輸入節點A處會出現自動歸零電壓Vaz (見圖10A)，而在比較器610的輸入節點B處會出現偏移電壓Vos與自動歸零電壓Vaz之和(即，Vaz+Vos)。當如圖IOB所示比較器610退出自動歸零操作時(S卩，開關SWl和SW2斷開)，節點RMP上升回到VrampO，而PXL保持在Vrst。結果，在比較器610的輸入節點A處會出現自動歸零電壓Vaz，而在比較器610的輸入節點B處會出現自動歸零電壓Vaz、偏移電壓Vo s以及初始校準電壓VcalO之和(即，Vaz+Vos+VcalO)。這在時間段tl_t2中示出。在選擇初始校準電壓值VcalO時,選擇足夠大的能夠導致第一計數值kl達到m的VcalO值。換言之，如圖11的時間段t2-t4所示，輸入節點B處的第一斜坡下降電壓將不會與比較器610的輸入節點A處的Vaz電壓相交。在t4的m個時鐘周期結束時，輸入節點B處的電壓會高於在比較器610的輸入節點A處出現的Vaz電壓。在圖11的t4處節點A和節點B處的電壓之差用Vdeita表示。然後在時間段t5_t7期間將第二斜坡下降操作執行M個時鐘周期，其中M大於m。因為M大於m，節點B處的第二斜坡下降電壓將在t6與節點A處的Vaz電壓相交。在t6，輸出的比較器電壓Cmp_0ut將觸發到低狀態，並且將計數器620觸發為停止計數操作。在t6，為k2-m的計數值會被儲存在計數器620中。可以通過將步進電壓Vstep乘以k2與m個時鐘周期之差來計算在t4處的差值電壓Vdelta,即，Vdelta = (k2_m) * Vstep。可以採用這種方式來計算Vdelta,是因為第一斜坡下降電壓和第二斜坡下降電壓的斜率是相同的。在計算Vdelta時，可以確定最終校準電壓VcalF(圖12)以保證如圖11所示的在比較器610的輸入節點A處的電壓曲線能夠向下移位，使得第一斜坡下降電壓將在t4與輸入節點A處的Vaz電壓充分地相交。為了做到這點，可以將最終校準電壓VcalF確定為初始校準電壓VcalO和差值電壓Vdelta加上一個小的額外電壓Vextra之和，即VcalF =VcalO+Vdelta+Vextra。另外，選擇m使得m大於陣列的多個ADC之中的最大ADC輸出值與最小ADC輸出值之差(即,ADCoutmax-ADCoutmin =m，則應當使m增加並且重複如上參照圖11所述的操作。於是，從ADC陣列中的具有最大ADC輸出值ADCoutmax的ADC元件確定Vdelta是有利的。可以通過以下公式來計算差值電壓Vextra Vextra < [m-(ADCoutmax-ADCoutmin)] * Vstep
現在再次參照圖12，在確定最終校準電壓VcalF時，ADC已為有效的行操作做好了準備。在有效的行操作中，利用在比較器的PXL輸入處引入的實際的像素模擬信號和在比較器的RMP輸入處斷言的最終校準電壓VcalF來執行與參照圖7描述的校準階段相似的操作。例如，在tl-t4期間(假設是轉換階段而不是校準階段)，在PXL輸入處的電壓等於像素的復位電壓Vrst，並且在t4-t7期間，PXL輸入處的電壓等於在PXL處引入的實際的像素模擬信號Vsignal。然而，本發明不限制於要求單獨的校準存儲器，諸如330。可以將相同的校準階段操作構思應用於沒有校準存儲器330的ADC元件400。下面將根據本發明的一個實施例參照圖13至圖17詳細描述不使用單獨的校準存儲器330的校準階段操作。參見圖13，因為沒有單獨的校準存儲器，所以計數操作直到節點A和B處的電壓相等之後(即，在t3)才開始。在理想的情況中，如圖13所示，節點B處的電壓是自動歸零電壓Vaz和偏移電壓Vos之和(即，Vaz+Vos)。當B處的電壓在t3斜坡下降到Vaz時,計數器620將開始計數直到在t4輸入第m個時鐘周期為止。在t3-t4期間輸入的總時鐘周期為m-kl,因而在計數器620中保留為m-kl的計數值。然後，現在參照圖14，在t5_t7期間執行第二斜坡下降，在這種情況下，計數器開始在t5-t6期間計數。在t5-t6期間輸入k2個時鐘周期。計數器620從m_kl開始計數k2個時鐘周期。因此，ADCout是k2+m-kl，並且由於kl = k2——因為在t2_t4期間和t5_t7期間的第一斜坡和第二斜坡的斜率相同，因此ADCout等於m( S卩，ADCout = m)。為m的最終計數值會被輸出到存儲器430並且表明已抵消不希望的偏移電壓Vos。然而，實際的操作環境並非總是理想的。參見與上面參照圖8描述的非理想情況相似的情況，在ADC元件中出現負偏移電壓(B卩，￥08 m)——被識別出來。因為ADC輸出信號ADCout不等於m，因此不能抵消導致諸如CFPN的不希望的噪聲的偏移電壓Vos。參見圖15，它是如上面參照圖9所描述的另一種非理想情況，它可以是這樣的情況偏移電壓Vos太大以至於不能在t2_t4期間的第一斜坡下降階段期間執行計數操作，而是在t5-t7期間的第二斜坡下降階段期間執行計數操作。計數器420將不在第一斜坡下降期間(即，在t4)計數，而是將在t5-t7期間的第二斜坡下降期間計數到k2，其中k2 > m。於是，這種非理想的情況在ADC輸出信號ADCout等於k2時——其中k2大於m(即，ADCout=k2，其中k2 > m)——被識別出來。因為為k2的ADC輸出信號ADCout不等於m，因此在這種非理想情況下不能抵消導致諸如CFPN的不希望的噪聲的偏移電壓Vos。為了克服這些問題，下面參照圖16至17描述的本發明的一個實施例利用初始校準偏移電壓VcalO。也就是，參照圖16，除了將斜坡開始電壓VrampO引入到比較器的RMP輸入之外，另外還引入了為VcalO的初始校準偏移電壓(即，在校準階段將VrampO-VcalO斷言至比較器的RMP輸入)。在時間段tO-tl之間的自動歸零操作期間，在比較器的輸入節點A處(見圖16的A)會出現自動歸零電壓Vaz，在比較器的輸入節點B處(見圖16的B)會出現自動歸零電壓Vaz與偏移電壓Vos之和(即，Vaz+Vos)。當比較器退出自動歸零操作時(即，開關SWl和SW2斷開)，如圖IOB所示，比較器的PXL輸入處的電壓保持Vrst，而比較器的RMP輸入處的電壓上升到VrampO。這導致在比較器的輸入節點A處出現自動歸零電壓Vaz，而在比較器的輸入節點B處出現自動歸零電壓 Vaz、偏移電壓Vos和初始校準電壓VcalO之和(即，Vaz+Vos+VcalO)。這在圖16的時間段tl-t2中示出。在選擇初始校準電壓值VcalO時，VcalO的值被選擇為有可能導致不開始在t4的第一計數操作。換言之，如圖11的時間段t2-t4所示，輸入節點B處的第一斜坡下降電壓將不會與比較器的輸入節點A處出現的Vaz電壓相交。在t4處的m個時鐘周期的終止處，輸入節點B的電壓高於出現在比較器的輸入節點A處的Vaz電壓。在圖16的t4處節點A和B處的電壓之差表示成Vdelta。然後，在時間段t5_t7期間將第二斜坡下降操作執行M個時鐘周期，其中，M大於m。因為M大於m，故在t6處節點B處的第二斜坡下降電壓將與節點A處的Vaz電壓相交。在t6處，輸出的比較器電壓Cmp_0ut將從高狀態觸發到低狀態，並且觸發計數器停止計數操作。在t6，為k2的計數值被儲存在計數器中。在t4處的差值電壓Vdelta可以通過將步進電壓Vstep乘以k2與m個時鐘周期之差來計算，即Vdelta = (k2_m) * Vstep。可以以此方式計算Vdelta,是因為第一斜坡下降電壓和第二斜坡下降電壓的斜率相同。在計算Vdelta時，可以確定最終校準電壓VcalF以保證比較器的輸入節點A處的電壓能夠向下移位，使得第一斜坡下降電壓將在t4與輸入節點A處的Vaz電壓充分地相交。為此，參照圖17，可以通過將初始校準電壓VcalO減去差值電壓Vdelta與一小的額外電壓Vextra之和來確定最終校準電壓，即，VcalF = VcalO- (Vdelta+Vcxtra)。另外，選擇m使得m大於陣列的多個ADC之中的最大ADC輸出值與最小ADC輸出值之差(即，ADCoutmax-ADCoutmin = m,則應當使m增加，且重複上面參照圖16所描述的操作。於是，通過ADC陣列中的具有最大ADC輸出值ADCoutmax的ADC元件確定Vdelta是有利的。差值電壓Vextra可以通過以下公式來計算
Vextra < [m_(ADCoutmax-ADCoutmin)] * Vstep現在再次參照圖17，在確定最終校準電壓VcalF時，ADC做好有效行操作的準備。在有效行操作中，利用在比較器的PXL輸入處引入的實際的像素模擬信號以及在比較器的RMP輸入處斷言的最終校準電壓VcalF來執行與參照圖7所描述的校準階段相似的操作。例如，在tl-t4期間(假設是轉換階段而不是校準階段)，PXL輸入處的電壓等於像素的復位電壓Vrst，而在t4-t7期間，PXL輸入處的電壓等於在PXL處引入的實際的像素模擬信號Vsignal。儘管已經結合某些實施例描述了本發明，但是本領域技術人員應當理解的是，在不脫離本發明的範圍的情況下，可以進行各種變化和各種等同物替換。另外，在不脫離本發 明的範圍的情況下，可以進行多種修改以將特定的情況或材料適用於本發明的構思。因此，本發明並不限制於所公開的特定實施例，而是本發明將包括落入所附權利要求範圍之內的所有實施例。
權利要求
1.一種使用模數轉換器的方法，包括以下步驟 在校準周期期間，在自動歸零時間段期間將自動歸零電壓施加到所述模數轉換器中的比較器的第一輸入和第二輸入； 在所述自動歸零時間段結束時，將第一校準電壓增加到所述第二輸入； 確定在所述自動歸零時間段結束時所述第二輸入處的電壓與能夠在所述模數轉換器的校準階段期間在所述第二輸入處確定的最大電壓差之間的差值電壓； 確定大於所述差值電壓的校準偏移電壓；以及 通過將所述第一校準電壓減少所述校準偏移電壓來產生第二校準電壓，其中，在轉換周期期間施加所述第二校準電壓到所述第二輸入。
2.如權利要求I所述的方法，包括以下步驟以穩定的速率使所述第二輸入處的電壓減小預定的校準時間。
3.如權利要求2所述的方法，包括以下步驟在所述預定的校準時間期間，驗證比較器輸出邏輯電平保持恆定，其中，該恆定的比較器輸出邏輯電平指示所述第二輸入處的電壓大於所述第一輸入處的電壓。
4.如權利要求I所述的方法，包括以下步驟在轉換周期的轉換階段和每個校準階段的所述自動歸零時間段結束時將所述校準偏移電壓施加到所述第二輸入。
5.如權利要求4所述的方法，包括以下步驟以穩定的速率使所述第二輸入處的電壓減小預定的校準時間和預定的轉換時間。
6.如權利要求5所述的方法，其中，所述預定的校準時間小於所述預定的轉換時間。
7.如權利要求5所述的方法，包括以下步驟在所述轉換周期的校準階段期間，對用於將所述第二輸入處的電壓減小為小於所述第一輸入處的電壓所需的時鐘周期的偏移計數進行計數。
8.如權利要求7所述的方法，其中，計數是向上計數。
9.如權利要求7所述的方法，其中，所述偏移計數是比用於將所述第二輸入處的電壓減小為小於所述第一輸入處的電壓所需的時鐘周期的數目小的計數。
10.如權利要求7所述的方法，包括以下步驟儲存所述偏移計數用於所述轉換階段。
11.如權利要求10所述的方法，包括以下步驟將所儲存的用於所述轉換周期的轉換階段的所述偏移計數的反相值加載於計數器，其中，通過使所述計數器從所存儲的所述偏移計數的反相值開始向上計數到0來消除所述模數轉換器中的電壓誤差，並且所述計數器在所述比較器改變其輸出邏輯電平時計數到最終計數，即所述第一輸入處的電壓的數字等效值。
12.如權利要求7所述的方法，包括以下步驟在所述轉換周期的校準階段期間，對用於將所述第二輸入處的電壓減小為小於所述第一輸入處的電壓所需的時鐘周期的偏移計數進行向下計數。
13.如權利要求12所述的方法，包括以下步驟在所述轉換周期的轉換階段向上計數，其中，所述計數器向上計數到0來消除在所述校準階段檢測到的所述模數轉換器中的電壓誤差，並且所述計數器在所述比較器改變其輸出邏輯電平時計數到最終計數，即所述第一輸入處的電壓的數字等效值。
14.一種模數轉換器，包括所述模數轉換器中的比較器，其中，在校準周期的自動歸零時間段期間，施加自動歸零電壓到所述比較器的第一輸入和第二輸入； 用於在所述自動歸零時間段結束時將第一校準電壓增加到所述第二輸入的電路； 用於確定在所述自動歸零時間段結束時在所述第二輸入處的電壓與能夠在所述模數轉換器的校準階段期間在所述第二輸入處確定的最大電壓差之間的差值電壓的電路； 用於確定大於所述差值電壓的校準偏移電壓的電路；以及 用於通過將所述第一校準電壓減少所述校準偏移電壓來產生第二校準電壓的電路，其中，在轉換周期期間施加所述第二校準電壓到所述第二輸入。
15.如權利要求14所述的模數轉換器，其中，所述第二輸入處的電壓以穩定的速率減小預定的校準時間。
16.如權利要求15所述的模數轉換器，包括用於在所述預定的校準時間期間驗證比較器輸出邏輯電平保持恆定的電路，其中，該恆定的比較器輸出邏輯電平指示所述第二輸入處的電壓大於所述第一輸入處的電壓。
17.如權利要求14所述的模數轉換器，包括用於在轉換周期的轉換階段和每個校準階段的所述自動歸零時間段結束時將所述校準偏移電壓施加到所述第二輸入的電路。
18.如權利要求15所述的模數轉換器，其中，所述第二輸入處的電壓以穩定的速率減小預定的校準時間和預定的轉換時間。
19.如權利要求18所述的模數轉換器，其中，所述預定的校準時間小於所述預定的轉換時間。
20.如權利要求18所述的模數轉換器，包括用於在所述轉換周期的所述校準階段期間對用於將所述第二輸入處的電壓減小為小於所述第一輸入處的電壓所需的時鐘周期的偏移計數進行計數的計數器。
21.如權利要求20所述的模數轉換器，其中，所述計數器被配置成向上計數。
22.如權利要求20所述的模數轉換器，其中，所述計數器被配置成對所述偏移計數進行計數，所述偏移計數是比用於將所述第二輸入處的電壓減小為小於所述第一輸入處的電壓所需的時鐘周期的數目小的計數。
23.如權利要求20所述的模數轉換器，包括用於儲存所述偏移計數以用於所述轉換階段的電路。
24.如權利要求23所述的模數轉換器，其中，所述計數器被加載了用於所述轉換周期的轉換階段的所述偏移計數的反相值，其中，通過使所述計數器從所述偏移計數的反相值開始向上計數到0來消除模數轉換器中的電壓誤差，並且所述計數器在所述比較器改變其輸出邏輯電平時計數到最終計數，即所述第一輸入處的電壓的數字等效值。
25.如權利要求20所述的模數轉換器，其中，所述計數器被配置成在所述轉換周期的校準階段期間對用於將所述第二輸入處的電壓減小為小於所述第一輸入處的電壓所需的時鐘周期的偏移計數進行向下計數。
26.如權利要求25所述的模數轉換器，其中，所述計數器在所述轉換周期的轉換階段期間被使能以向上計數，其中，所述計數器向上計數到0來消除在所述校準階段檢測到的所述模數轉換器中的電壓誤差，並且所述計數器在所述比較器改變其輸出邏輯電平時計數到最終計數，即所述第一輸入處的電壓的數字等效值。
全文摘要
本發明涉及圖像傳感器的列並行單斜率ADC的數字校準的自動偏移調整。本發明的各個實施例包括在校準階段將計數器使能以對比與確定的偏移相關聯的時鐘周期數目小的時鐘數目進行計數。被計數的時鐘周期的數目儲存在校準存儲器中。在轉換階段，從校準存儲器加載反相的輸出到計數器，其中，所述計數器被使能以對時鐘周期進行計數來確定模擬信號幅度的數字等效值。
文檔編號H03M1/10GK102811059SQ20121008758
公開日2012年12月5日 申請日期2012年3月29日 優先權日2011年5月31日
發明者傑夫·雷辛斯基, 王洪規, 一兵·米歇爾·王, 李湘洙 申請人:海力士半導體有限公司