具有閾值電壓補償的移位寄存器電路的製作方法

2023-05-06 11:09:06 1

專利名稱：具有閾值電壓補償的移位寄存器電路的製作方法
技術領域：
本發明涉及移位寄存器電路，特別是用於提供行電壓到有源矩陣顯示裝置的顯示
像素的移位寄存器電路。
背景技術：
有源矩陣顯示裝置包括按行和列排列的像素的陣列，且每個像素包括至少一個薄 膜驅動電晶體和例如液晶單元的顯示元件。每行像素共享行導體，此行導體連接到該行內 像素的薄膜電晶體的柵極。每列像素共享列導體，像素驅動信號被提供到所述列導體。行 導體上的信號確定電晶體導通還是截止，以及當電晶體(通過行導體上的高電壓脈衝)導 通時，來自列導體的信號被允許傳遞到液晶材料的區域，由此改變該材料的光透射特性。
有源矩陣顯示裝置的幀(場)周期要求一行像素在短的時間段內被尋址，且這又 對電晶體的電流驅動能力提出要求，以便將液晶材料充電或放電到期望的電壓電平。為了 滿足這些電流要求，供應到薄膜電晶體的柵極電壓需要以顯著電壓擺幅波動。對於非晶矽 驅動電晶體的情形，此電壓擺幅可約為30伏特。 在行導體中對大電壓擺幅的需求要求使用高電壓部件來實施行驅動器電路。
令人非常感興趣的是，將行驅動器電路的部件集成在與顯示像素陣列的基板相同 的基板上。 一種可能性是將多晶矽用於像素電晶體，因為這種技術更容易適合於行驅動器 電路的高電壓電路元件。於是，使用非晶矽技術製作顯示陣列的成本優勢喪失。
因此人們的興趣在於，提供可以使用非晶矽技術實施的驅動器電路。非晶矽晶體 管的低遷移率以及應力引起的閾值電壓變化(漂移)給使用非晶矽技術實施驅動器電路帶 來了嚴重困難。應力引起的變化以非線性方式與施加到薄膜電晶體柵極的電壓以及此電壓 的佔空比成比例。 在有源矩陣顯示裝置中，像素電晶體在低佔空比工作，使得與行驅動器電路相比， 漂移不是很大問題。已經提出以同樣使用在低佔空比工作的電晶體的方式設計行驅動器電 路，且這些行驅動器電路稱為"高阻抗柵極驅動器電路"。 行驅動器電路常規上被實施成移位寄存器電路，其工作以在每個行導體上依次輸 出行電壓脈衝。 基本上，移位寄存器電路的每級包括連接在時鐘控制高電源線和行導體之間的上 拉電晶體，且該上拉電晶體被導通以將行導體耦合到時鐘控制高電源線從而生成行地址脈 衝。下拉電晶體在剩餘時間內保持低電壓。為了確保行導體上的電壓達到電源線電壓(不 管串聯連接的驅動電晶體)，使用輸出電晶體的雜散電容而利用自舉效應，這是已知的。在 US6052426中討論了這一點。這些自舉措施改善電路的性能並改善對電晶體特性變動的容 忍度。而這又導致電路壽命增加。 這些電路的實施也使用來自之前行的輸出作為給定行的控制信號，以控制自舉效 應的時序。 對於已知電路仍存在以下問 電晶體性能的退化，特別是對於以高佔空比工作且因此常導通的電晶體，限制了電路的壽命。

發明內容
根據本發明，提供包括多級的移位寄存器電路，每級用於提供輸出信號到輸出負載且包括用於將該輸出信號上拉到高電壓軌的上拉電晶體和用於將該輸出信號下拉到低電壓軌的下拉電晶體， 其中每級包括用於採樣該上拉和下拉電晶體中的至少一個的閾值電壓且用於通過電容性耦合將採樣的閾值電壓添加到控制電壓的電路，從而提供經過閾值電壓補償的信號以用於控制該上拉和下拉電晶體中的所述至少一個的柵極，其中該電路適於施加電壓階躍到該採樣的閾值電壓用以生成導通信號，並適於施加相反符號的電壓階躍到該採樣的閾值電壓用以生成截止信號。 本發明提供閾值電壓(Vt)採樣，特別是對於其閾值電壓漂移必須被補償的薄膜電晶體(例如下拉薄膜電晶體)。這被用於生成經過閾值電壓補償的控制電壓，並用於移位寄存器電路的每級。 該感測電路可以以低佔空比工作，例如在幀消隱期間的可用時間內工作。該採樣
的閾值電壓隨後可以被施加到任何輸入驅動信號以提供針對老化的補償。 該採樣電路可包括串聯於用於該級的控制電壓輸入和該上拉和下拉電晶體中的
至少一個的柵極之間的採樣電容器。按此方式，在該電容器上提供的電壓將添加到輸入電
壓，且由此可以提供補償功能。 該採樣電路可包括用於將該採樣電容器的一側耦合到低電壓軌的第一開關以及用於將該採樣電容器的另一側耦合到高電壓軌的第二開關。這使得該電容器能夠被充電到最大電壓，且其隨後可以被放電以存儲採樣的閾值電壓。 該採樣電路可進一步包括用於升壓該高電壓軌電壓的與該第二開關相關聯的電荷泵電路。這使得能夠補償更寬範圍的閾值電壓，因為該電容器可以被充電到更高電平，且由此存儲更高的閾值電壓。 該採樣電路可以包括用於將該上拉和下拉電晶體中的至少一個的柵極和漏極短路或者用於將用於複製該上拉和下拉電晶體中的至少一個的電晶體的柵極和漏極短路的第三開關。這將正在被採樣的電晶體設置成二極體配置，且這可用於放電該電容器電壓直到達到該閾值電壓，其對應於二極體式連接的電晶體正向偏置電壓降。 電容器可連接在用於控制該第三開關的控制線和該採樣電容器的另一側之間。該控制線於是可以用於引入階躍變化以導致電荷共享並變更存儲在該存儲電容器上的電荷。
該採樣電路可包括串聯連接在所述各電源軌之間的第四開關和第五開關，該第四和第五開關之間的接合處(junction)連接到電容器的一側，該電容器的另一側連接到該上拉和下拉電晶體中的至少一個的柵極。這些附加開關可用於存儲附加補償成分在該電容器上。具體而言，固定的正電壓偏移(以導通薄膜電晶體)或者固定的負電壓偏移(以截止薄膜電晶體)可被添加到該採樣的閾值電壓。 取代使用第二電容器來變更該採樣的閾值電壓，該第一開關可連接在參考電力線和該採樣電容器的一側之間，使得該閾值電壓相對於該參考電力線電壓被採樣。另一開關連接在該採樣電容器的一側和低電壓軌之間。這使得通過施加階躍變化到該輸入能夠改變該採樣的閾值電壓。 連接在該上拉和下拉電晶體中的至少一個的柵極和電源線之間，洩漏電流控制電路也可被提供用於控制到或自該上拉和下拉電晶體中的至少一個的柵極的洩漏電流的流動方向或幅度。這可用於隨時間而穩定所存儲的閾值電壓，或者確保補償效果不隨時間減小。 該洩漏電流控制電路可包括串聯的兩個電晶體，其具有連接的柵極且控制電壓線到該電晶體之間的串聯連接。此控制電壓線可以設置這對電晶體的工作點，使得(淨)洩漏電流可以被控制以沿期望方向流動。 該洩漏電流控制電路可進一步包括柵極和源極端子連接到這兩個電晶體之一的源極和漏極端子的第三電晶體。這引入閾值電壓，且可用於確保洩漏電流儘可能接近零。
該洩漏電流控制電路取而代之可以包括連接在該上拉和下拉電晶體中的至少一個的柵極和該電源線之間的(單個)電晶體，其中該電源線包括三態電源，並且該洩漏電流控制電路進一步包括用於當電源切換到高阻抗狀態時控制施加到該電晶體的電壓的控制電壓線。這使得單個電晶體能夠被用於控制洩漏電流的流動。 用於採樣該上拉和下拉電晶體中的至少一個的閾值電壓的電路可包括該上拉和下拉電晶體中的所述至少一個，使得存在對實際電晶體的採樣。然而，用於採樣該上拉和下拉電晶體中的至少一個的閾值電壓的電路可包括用於複製該上拉和下拉電晶體中的所述至少一
個的行為的電晶體。此複製電晶體例如可以在相同佔空比下且使用相同電壓來工作。
每級優選地包括輸入段和輸出段，其中該輸出段包括該上拉和下拉電晶體；以及自舉電容器，位於該上拉電晶體的柵極和該輸出之間。每級的輸入段可包括第一輸入段輸入(行n-l)，連接到前級的輸入段的輸出；以及電晶體，用於充電該第一自舉電容器且由第一輸入(行n-l)控制。 本發明特別適於使用非晶矽技術來實施。
本發明還提供有源矩陣顯示裝置(例如液晶顯示器)，其包括
-有源矩陣顯示像素陣列；-行驅動器電路，包括本發明的移位寄存器電路。 本發明還提供生成多級移位寄存器電路輸出以提供信號到輸出負載的方法，該方法包括針對該移位寄存器電路的每級-通過導通上拉電晶體以將該輸出信號上拉到高電壓軌或者導通下拉電晶體以將
該輸出信號下拉到低電壓軌而生成輸出信號， 其中該方法進一步包括-採樣該上拉和下拉電晶體中的至少一個的閾值電壓；-施加第一極性的電壓到該採樣的閾值電壓，用以生成用於控制該上拉和下拉電晶體中的至少一個的柵極的導通信號；以及-施加相反的第二極性的電壓到該採樣的閾值電壓，用以生成用於控制該上拉和下拉電晶體中的至少一個的柵極的截止信號。


本發明的示例現在將參考附圖加以詳細描述，其中
圖1示出本發明電路的第一簡化示例以說明本發明的原理； 圖2更詳細示出本發明電路的第一示例； 圖3更詳細示出本發明電路的第二示例； 圖4示出圖3的電路，示出了開關的電晶體實施方式； 圖5示出圖4的電路的工作時序的示例； 圖6示出本發明電路的第三示例； 圖7示出圖6的電路的工作時序的示例； 圖8示出本發明電路的第四示例； 圖9示出本發明電路的第五示例； 圖10示出圖9的電路，示出了開關的電晶體實施方式； 圖11用於示出本發明電路中的洩漏電流； 圖12示出控制洩漏電流的電路的第一示例； 圖13示出控制洩漏電流的電路的第二示例； 圖14示出控制洩漏電流的電路的第三示例； 圖15示出控制洩漏電流的電路的第四示例；以及 圖16示出電荷泵如何可以擴展可能的閾值電壓補償的範圍； 圖17示出本發明電路的第五示例； 圖18示出圖17的電路的時序圖；以及 圖19示出圖17的電路區塊如何連接到一起。 應注意，這些圖是示意圖且不是按比例繪製的。為清楚和方便起見，在大小上，這些圖中多個部分的相對尺寸和比例被放大或縮小地示出。
具體實施例方式圖1示出本發明電路的第一簡化示例以說明本發明的原理。 本發明提供對電路中最關鍵的一個或多個電晶體的閾值電壓的感測。行驅動器電路具有行上拉電晶體IO，該行上拉電晶體被導通以在行上提供來自時鐘控制電源線"時鐘"的行脈衝；以及行下拉電晶體12，該行下拉電晶體用於在剩餘時間將行保持在低的負電源軌(powerrail)電壓。行下拉電晶體12在高佔空比下工作，因此遭受最大的漂移。
在一個示例中，本發明提供行下拉電晶體12的閾值電壓感測。感測電路可使用行驅動器電路的薄膜電晶體(TFT)，或者其可使用專用TFT，該專用TFT設計成匹配正被補償的TFT的特性。 圖1示出用於複製下拉電晶體12的狀況的電晶體14，以及從正和負電壓線18、 19供電的閾值電壓感測電路16。 如圖1所示，感測電路16得到輸出V。ut，該輸出通常可以應用衰減X到輸入電壓Vin，加上閾值補償Vt並且加上或減去偏移AV。 在圖1的示例中，對於感測在其上進行的TFT 14和行下拉TFT 12這兩者，閾值電壓漂移量是相同的而與TFT相對大小和負載無關，因為Vt漂移只是柵極上的信號的函數。
圖1還示出了自舉電容器11以及例如使用來自前級的高信號來充電該自舉電容器的電晶體13。
7
圖2為示出這種電路所能夠基於的原理的示意圖。 電路具有用於將採樣電容器C1 一側保持在固定負軌(negativerail)的第一開關Sl。開關S2允許正電壓軌載入到正在被採樣的電晶體的柵極上以及載入到存儲電容器的另外一側上。NODE l上電壓的充電可以是直接的(圖4中示出的連接b)或者經由開關S3是間接的(圖4中示出的連接a)。後一連接要求控制線Ctrll和Ctrl2交疊，使得電晶體48和S3同時接通。另一個選擇是經由NODE 2和電晶體S3對N0DE1上的電壓充電。
開關S3將複製電晶體14的漏極和柵極短路，使得該電晶體是二極體式連接的。這使得電晶體柵極能夠放電到閾值電壓，並且這可以被存儲在輸入電容器C1上。開關S4和S5使得所存儲的電壓能夠被縮放或移位。
該電路可按以下方式工作
時間間隔1 : 開關S1、S2和S4閉合且開關S3和S5斷開。電壓軌差存儲在電容器上，且正在被採樣的電晶體的柵極(NODE 1)被充電到高於其閾值Vt的電壓。
時間間隔2 : 開關Sl、 S3和S4閉合且開關S2和S5斷開。當開關S3閉合時，電晶體Tl是二極體式連接的，且NODE l經由電晶體14被主動地放電直到達到閾值電壓Vt。在此之後，由於亞閾值漏電的原因，NODE l繼續但非常慢地放電。因此，最終的結果是閾值電壓存儲在NODE 1上，並且電容器C1兩端存在相應的電壓，因為一個端子仍然連接到負軌。
時間間隔3 : 開關Sl、 S2、 S3、 S5斷開且開關S4閉合。電容器的輸入連接到輸入電壓，此時Vt採樣到C1上。 由於開關S4保持閉合，節點NODE 1上的電壓通過電容器C2保持。
由於該電容器與輸入串聯，該電容器可以用於提供電壓階躍到施加於該輸入的任何電壓。特別是，這可以使施加到下拉電晶體的柵極的電壓達到高於高電壓軌的電平。
在以上示例中，通過確保在S3閉合之前開關S2是斷開的，可以保證不形成經過電晶體14的DC路徑。然而，電路可以在S2閉合的時間間隔的部分或者全部時間間隔內S3閉合的情形下工作。實際上在這種情況下，S2可以連接在正電源軌和T1的漏極端子而非電晶體14的柵極之間。例如只要在S3斷開之前斷開S2，或者如果使用遠小於電晶體14的TFT來實施S2的功能，閾值電壓感測仍可完成。
時間間隔4 : 在隨後時間段，通過在Vin二 0V時斷開S4且閉合S5，N0DE l可以取比現在存儲在Cl上的閾值電壓Vt低的固定電壓AV。這引起電容器C1和C2之間的電荷共享，並產生輸出電壓V。ut = Vt_ A V，其中A V為正和負電源軌之間電勢差的恆定部分且由系統中所有電容的相對大小決定。可替代地，NODE 1可以通過施加正電壓Vin而增大到高於Vt。這產生輸出電壓V。ut = Vt+Vi乂X，其中X由電容C1、 C2以及NODE 1的任何寄生電容的相對大小限定。 縮放和偏移能夠生成實施期望的導通功能但具有閾值電壓補償的柵極控制電壓。
電路由此工作以將最大電壓軌電壓充電在存儲電容器上，作為復位操作。電晶體柵極被充電並接著被放電直至達到閾值電壓Vt，且這在電容器上被採樣。附加電壓隨後也
8被提供到正在被控制的電晶體的柵極，使得最終結果是經過閾值電壓補償的柵極電壓。可以提供高於或低於閾值電壓的固定電壓差，以提供用於正在被控制的電晶體的恆定驅動條件，並使正在被控制的電晶體能被驅動為導通或截止。 因此，在大多數時間、即當行輸出為低時，該電路可用於為用於導通下拉電晶體的柵極信號提供閾值電壓補償。對於當下拉電晶體要被截止時、即準備行輸出脈衝以及在行輸出脈衝期間，該電路也可以提供低於所測量的閾值的電壓階躍。 為了導通下拉電晶體，採樣電容器提供階躍電壓變化到施加於柵極的常規控制電壓，以提供閾值電壓採樣。在示出的電路中，NODE 1通過電容器C1由周期性地對NODE l電
壓再充電的時鐘相位(P+1保持充電。 參考圖3解釋上述原理的變型。 開關Sl至S5執行相同的功能，但是在此情況下開關S3、S4和S5不是獨立的。在閾值電壓測量階段完成時，NODE 1通過組合的開關S4、5自動地取低於Vt的固定電壓，此固定電壓同樣由系統中所有電容的相對大小限定。 圖4為示出如何能夠基於以上討論的基本原理製造實際電路的第一電路圖。
電路較淺的部分代表多相動態邏輯移位寄存器的已知級。 已知的移位寄存器電路具有作為輸出級的上拉電晶體40和下拉電晶體42。輸入級具有二極體式連接的電晶體44，其連接到用於下一行的時鐘相位信號；以及兩個電晶體46、48，其通過前一行驅動器信號來控制。這些電晶體的作用是在行脈衝生成之前使該電路做準備。特別是，自舉電容器C3通過電晶體48在前一行周期內被充電，而輸入由電晶體46保持為低。 圖4中的虛線電路對本領域技術人員而言是熟知的，且基於來自移位寄存器電路的之前和之後的級的信號而實施自舉功能和復位功能。 該已知電路具有空置狀態，其中NODE 1被充電且輸出保持為低。該電路保持在此狀態，直到前一行受到脈衝作用，且時鐘相位信號不導致輸出中的任何改變。在該狀態期間，NODE 1上的電壓需要高於下拉電晶體的閾值電壓。 當前一行激發(fire)時(或者當開始脈衝被引入用於第一行時)，電晶體46和48導通，N0DE 2被充電，自舉電容器C3被充電，以及電晶體40導通。NODE 1上的電壓需要設為低於下拉電晶體的閾值電壓，為使用高脈衝驅動該行做準備。 在下一時鐘相位脈衝((p)中，行輸出跟隨時鐘相位，且上拉電晶體的柵極電壓由自舉電容器推到高於正軌，這確保電晶體40徹底導通。
在隨後時鐘相位期間，電晶體42再次導通。 圖4中的粗體部件實施了圖2的開關。電晶體被標記為開關Sl至S5，與圖2中那
些電晶體對應。 除了實施圖2中開關的功能的電晶體之外，在下一個時鐘相位和正在被測試的電晶體柵極處的節點(NODE 1)之間存在二極體式連接的電晶體50。這確保了電晶體S5的漏極在正常工作期間保持高，使得其在前一行脈衝(行n-l)到達時被放電到負電源軌，這具有將NODE 1上的電壓下拉至低於閾值電壓的效應，為在其期間該行被激發的時鐘相位做準備。 因此，在電晶體40導通之前，電路工作以將NODE 1的電壓拉到低於電晶體42的閾值電壓；以及在電晶體42要導通時，增大電晶體42的柵極電壓。 復位電晶體52也被示出，用以在採樣操作後立即復位自舉電容器C3，從而在主移位寄存器時鐘激活時防止各行的偽激發。它提供了復位NODE 2的直接方式。可替代的方案是將電晶體52與電晶體44並聯連接。 —條控制線Ctrll只控制開關S2(電晶體52)，且因此控制電晶體14充電到高於其閾值。該電晶體源極的兩種可能的連接路徑被示為(a)和(b)。第二控制線Ctrl2控制開關Sl、 S3和S4，且因此控制閾值電壓採樣。開關S5由前一行脈衝控制。
圖4中的電路按如下方式工作。 對於兩個相應的時間間隔tl、 t2，控制時鐘Ctr11、 Ctrl2置為高。無論tl或t2哪個先開始，或者無論它們是否交疊，這並不重要。以下條件適用 a)具有高Ctrll時鐘的時間間隔tl必須足夠長，以允許至少在時間間隔t2結束之前，NODE 1經由開關S2到達Vt或更高； b)在時間間隔tl結束之後，S2斷開，時間間隔t2必須延伸足夠長，從而為NODE1提供充足時間而近似設置到Vt。在當時間間隔tl、t2不交疊或非常短時間地交疊時的這種情況下，C3必須足夠大，從而在時間間隔t2開始時將NODE 1充電到Vt或更高。
圖5示出兩種可能的時序圖。 —旦上述閾值電壓感測序列已被執行，移位寄存器級可以正常工作-來自行n-l的高信號會將NODE 1拉到低於Vt，且同時對NODE 2充電(S卩，對自舉電容器充電)，從而
準備在所等待的時鐘相位q)到達時激發行輸出。 該級由下一個時鐘相位(p+l復位。 圖6示出基於圖3電路的實施方式。虛線部件與圖5相同。 電晶體再次用開關名稱標註。先前電路中的開關S4和S5選擇電壓軌之一，且在圖6的電路中，這通過控制線Ctrl3實現。因此，控制線Ctrl3在電路工作時在各電壓軌之間切換。第一控制線Ctrll控制開關Sl，而第二控制線Ctrl2控制開關S2。
圖6所示電路按下述工作。對於時間間隔tl、t2、t3，控制時鐘Ctrll、Ctrl2、Ctrl3被分別置為高。再者，這些控制時鐘以什麼樣的順序被切換到高電平並不重要。以下條件必須滿足
a)tl必須在t2結束之前開始足夠長的時間，以便在時間間隔t3期間允許N0DE 1達到Vt或更高; b)tl和t3必須基本上交疊； c)t2結束而tl、 t3仍未結束的時間段必須足夠長，以允許N0DE1放電到、(近似)。 兩種可能的時序圖在圖7中示出。 針對一般電路原理且針對詳細實施例的如上所述的閾值電壓感測序列，可以針對移位寄存器的所有級每幀地或者每N個幀地同時執行(例如，在幀消隱期間)。可替代地，對於多組移位寄存器級(例如，可根據多相時鐘信號的哪個相位被用於對級的輸出計時來完成分組)，其可以按時間交錯方式執行。 可替代地，例如使用來自前級的輸出作為控制信號Ctrll、Ctrl2，感測功能可以針對移位寄存器的每一級而順序地每幀執行一次。 圖8示出閾值電壓測量階段與移位寄存器預選擇階段(g卩，自舉電容器充電)結合的另一實施例。 該電路的優點是簡單，因為對於閾值電壓感測部分僅需一個控制輸入，之前的移位寄存器級輸出用作控制信號。 該電路具有用於經由開關S3對NODE 1充電的電晶體S2，以及下拉電晶體80。
NODE l通過某一相當大的餘量被充電到高於閾值電壓，並且它不會如在上述其它電路示例中那樣被放電到閾值電壓。通過使下TFT 80更大且使上電晶體S2為最小尺寸的TFT，可以減少所述餘量。 結果是NODE 1充電到的電壓將跟隨較大電晶體的閾值電壓，此閾值電壓隨時間而退化。這不是閾值電壓的精確採樣，但對於電路的工作而言是足夠的。術語"採樣閾值電壓"相應地應解讀為涵蓋取決於閾值電壓的電壓的生成。此外，可以加入某種反饋電路來減小此餘量，然而在任何情況下，恰當選擇C2的電容，當"行n-l"再次變低時，NODE 1上的電勢可以被踢到低於Vt，即使開始電勢微高於閾值電壓。 當行n-l為高時，電晶體Tl將採樣電容器Cl的左側保持在負軌。當行n-l變低時，電容器C1的左側不再保持到負。然而，當電壓降到負電壓軌以下的量超過電晶體T1的閾值電壓時，則電晶體T1又開始導通。因此，C1的左側最終返回到足夠接近負軌。
僅3個(利用附加的改進為2個)時鐘就足以操作移位寄存器。當行n-l為高時，NODE 2被預充電從而以通常的方式對自舉電容器充電。電晶體T3用大致等於閾值電壓Vt的電壓來偏置，且因此只微弱地導通。 當行n-l返回到低時，NODE 1取低於Vt且NODE 2保持充電從而確保當時鐘相位(p到達時T4為激發準備好。 此電路的缺點為形成導致功耗增加的DC路徑。 圖9示出另一實施例，其允許沒有電容器C2的工作，其中此電容器在先前示例中被用於提供電壓階躍到被採樣的閾值電壓。 如所示，與圖2的電路比較，開關S4、 S5和電容器C2的電容器分壓器布置被具有介於負和正電源軌之間的電勢的第三電源軌以及用於將此第三電源軌電壓耦合到採樣電容器C1的輸入側的開關S1所取代。按照與上述示例相同的方式，開關S1用於在閾值採樣期間將電容器C1的輸入側保持在低電壓，不過這次該電壓不是低電壓軌，而是略高的參考電壓。其它部件與圖2中的相同。 在第一時間間隔期間，開關S2和Sl閉合；且開關S4和S3斷開。NODE 1因此被充電到正電源軌的電勢，且電容器的輸入側處於中間電壓Vref。 在第二時間間隔期間，開關S3和S1閉合；且開關S4和S2斷開。這如先前示例中那樣實現了閾值電壓採樣。 在第三時間間隔3期間，開關S4、S2、S3斷開且開關Sl斷開或閉合。NODE 1現在相對於負電源軌大約處於閾值電壓。 當然存在對這種序列的變形而不危及將閾值電壓值採樣到電容性NODE 1上的期望的最終結果。例如，在第一時間間隔期間，開關Sl可能閉合且S4斷開-因此增大在第二時間間隔期間閾值電壓測量可用的電壓範圍。
在接著的時間段，通過閉合S4(S1斷開)，NODE 1可以取低於閾值電壓的固定電 壓，使得電容器C1的輸入側躍至較低電壓。 通過施加正電壓Vin(Sl和S4斷開)，此電路也可以用於將N0DE 1的電勢提高到 高於閾值電壓的固定電壓。NODE l上的實際電壓V。ut於是為Vt+Vi乂X，其中X由電容器Cl 以及NODE 1的任何寄生電容的相對大小限定。
圖10示出可能的電路實施方式。 在此示例中，用於複製下拉電晶體狀況的電晶體14(T1)被添加到(in addition to)NODE 2和負電源軌之間的電晶體，其形成已知行驅動器電路的一部分。這使得能夠獨立 設計用於閾值採樣的電晶體。此外，用於將電容器C1的輸入側拉到負電壓軌的電晶體S4 是由現有的輸入電晶體46實施的。 在上面的電路中，由於電晶體老化且它們的閾值電壓Vt向上偏移，固定電壓AV 被加在Vt頂上，從而將正在老化的電晶體保持導通。初始時，所得的電壓介於負和正電源 軌之間的範圍內，但是在該電路壽命的某個點，此電壓在負和正電源軌這二者之上結束。這 樣的電路的操作需要一個輔助的隔離TFT (或多個TFT)，所述TFT連接在閾值電壓被採樣到 其上的電氣節點和典型地為電源軌的DC電平之間。 由於TFT不是完美的開關，這些輔助裝置在它們截止時引入不期望的漏電路徑。 洩漏電流隨著輔助的( 一個或多個)TFT上的漏極_源極電壓而以指數方式增大且也與溫 度成比例。對於這些TFT的大小可能會存在相互衝突的要求。 一方面，它們可能需要足夠 大從而在可用時間內且在最低工作溫度下提供足夠的充電/放電功能。另一方面，它們需 要儘可能小以限制在最高工作溫度和/或電壓下穿過它們的漏電量。因此，增大節點的總 電容從而減輕來自/到該節點的漏電的效應並沒有用，因為充電/放電該節點的相同的TFT 也是引起漏電的TFT。 圖ll用於解釋截止狀態電晶體中的漏電路徑。漏電路徑示為90。電晶體TC為用 於提供高電壓軌電壓到該節點的電晶體S2，以及電晶體TD代表電晶體14和開關S3的組 合，此電晶體14和開關S3 —起提供到低電壓軌的路徑。 漏電路徑之一為向下朝向負電源軌，且另一個為向上朝向正電源軌。當節點電壓 V01處於正和負電源軌電勢之間的某一平衡電勢(由TC和TD尺寸的比率限定)時，進/出 該節點的洩漏電流將正好平衡。當該節點低於此平衡電勢時，漏電將趨於使節點電勢VOl 逐漸朝向平衡點增大。當該節點處於比平衡點高的電勢時，漏電將趨於將其往回放電向下 朝向平衡點。 在此類電路中，節點電勢可以被"上揚(kicked up)"高於正電源軌，這種情況下兩 個漏電路徑都將趨於放電節點VOl。 在柵極驅動器應用中，閾值電壓感測電路可以同時對於所有柵極驅動器級被操 作，或者順序地在每個柵極驅動器級被激發之前立即或不久被操作，並且漏電的影響在每 一情況下可以略微不同。 例如，在順序設計中，傾向於給節點電壓VOl充電的漏電對電路的工作不會是毀 滅性的。另一方面，導致節點電壓V01放電的漏電可以導致電路功能的退化或失效。在對 於所有片(slice)同時工作的感測電路中，進入節點或者離開節點的太多漏電對電路功能 會是毀滅性的。
—種改進是迫使洩漏電流總是沿兩個可能方向中恰好更有利的那個方向，例如， 使得節點總是被(一個或多個)洩漏電流充電(尤其適用於具有順序閾值電壓感測的柵極 驅動器設計)，或者最小化漏電並減小節點電壓中任何不想要的移動(適用於這兩種類型 的柵極驅動器設計)。 下文給出的解決方案實際上可以普遍應用於電荷存儲在電容性節點上且存在一
個漏電路徑(或多個路徑)的任何電路。
圖12示出用於探測洩漏電流的基本電路。 電晶體(例如實施用於將節點充電到高電壓軌的開關S2的電晶體)被兩個串聯 電晶體代替，圖12中示為TAUX1和TAUX2。它們的柵極連接到一起使得它們被公共控制信號 控制，不過在它們連接的源極和漏極之間的接合處(稱為節點X)被連接到圖12中命名為 VMm,的另一個控制線，其中控制電壓施加到該另一個控制線。 在關閉狀態，柵極電壓V,和電源電壓Vs必須布置為使得柵極不以超過電晶體 TAUX2的閾值電壓而高於電源電壓。 電壓VMITKATE的效應是TAUX1兩端所得到的漏極-源極電壓迫使洩漏電流沿著優選 的方向。 當目標是最小化漏電時，節點X則可以保持在與NODE 1的電勢接近的電勢，如圖 13中所示。圖13的電路使用第三電晶體TAUX3來引入電晶體TAUX1兩端的閾值電壓降低，由 此迫使洩漏電流到低值。 節點X由TAUX3充電到電勢Vn。de「VTH (TAUX3) 。 VMITIGATE必須大於Vn。del+VTH (TAUX3)，而 VINACTIVE必須小於Vn。del。此外，可能必要的是使TAUX3足夠小且TAUX2相對於TAUX3足夠大，使得 通過TAUX3的洩漏電流決不會以足夠大的餘量超過通過TAUX1的洩漏電流，從而阻止電路在感 興趣的電壓範圍內的正確工作。TAUX3的應力最小，且因此其僅僅將以可忽略的方式老化。
在上述兩個示例中，節點X通過截止TAUX1和TAUX2而變為高阻抗的，使得節點X可 以保持在期望電勢。如果節點X直接連接到能夠切換到高阻抗狀態的三態源，則原則上不 使用第二電晶體1\也可達到相同的效果。圖14示出此布置的示例。
圖15示出使用施加到圖14的電路的附加電晶體(如圖11的示例中那樣)。
對於最小化漏電的情形，高阻抗狀態的特性將是重要的，因為電路的工作取決於 節點X以外洩漏電流的存在。高阻抗源必須能夠沉降來自L的一些洩漏電流。換言之， 高阻抗源不必是完美的開路，否則節點X可能繼續充電直到其達到VMITreATE。
上面的電路可實施上面的移位寄存器電路中的開關S2，且可用於實施同時的閾值 電壓感測或順序感測。 如上所解釋的，Vt可測量的範圍(或者洩漏電流可被補償的範圍)且因此該電路
的工作壽命，取決於電路中的最大可用的電源。在上述電路中，由於用於將NODE l充電到
高軌電壓的電晶體兩端的電壓降，可被存儲的最大閾值電壓略低於電源電壓。 擴展可用的電源將是有益的，不過可能不能夠或者不期望弓I入處於更高電勢的附
加電源軌或者使整個電路在更高電壓下工作。 所需要的擴展電壓範圍可以使用簡單電荷泵來產生。從這種擴展電壓源需要顯著 數量電流的唯一時間是在加電時，加電是相對罕見的且等同於低佔空度工作的事件。在工 作的其餘時間，這種擴展電壓源僅被加載洩漏電流。在優選的改進中，簡單電荷泵電路可以使用二極體式連接的非晶矽TFT來形成。此電路在負載條件下以非常低的佔空度工作，或 者沒有顯著負載而連續(高佔空度)工作從而獲得長的工作壽命。 圖16示出對圖2的修改，其中實施開關S2的電晶體連接到電荷泵電路的輸出。 這擴展了其中閾值電壓可被感測和存儲的範圍。該電壓範圍現在是操作(一個或多個)電 荷泵的時鐘電壓的多倍。每行驅動器級可以使用一個電荷泵，或者可替代地可以使用一個 或多個更大的集中的電荷泵。操作電荷泵的時鐘可以與操作行驅動器輸出級的時鐘相同 (即，不需要附加時鐘)。 圖16中示出簡單的實施方式，其中電荷泵電路包括串聯地位於第一控制線和電 路輸入之間的兩個二極體式連接的電晶體。第二控制線連接到泵電容器的一端，而另一端 連接到這些二極體式連接的電晶體之間的接合處。控制信號是互補的。
在加電時，對於充電NODE l所花費的時間量，使電荷泵被加載。這種模式的操作 不頻繁地發生且因此形成電荷泵的TFT不會過度地老化。在正常工作期間，NODE l已經 處於或者接近其正常工作電勢(即，不需要另外充電)，因此電荷泵上的負載可以保持最 小-僅足以抵消來自NODE l的任何漏電。這可以可替代地藉助第二電荷泵來實現，該第二 電荷泵經由諸如處於其截止狀態的TFT的高阻抗路徑來供應NODE 1。
圖17示出另一實施例以說明一些其他可能的改進。 在圖17的電路中，標記為T0、T1、T2、T3、T4、T5、T4'、T5'的電晶體形成基本的移 位寄存器，此移位寄存器對應於圖6所示的移位寄存器，但是具有兩個輸出級。輸出被分成 來自 一個輸出級的"行"輸出和來自另 一輸出級的"標誌"輸出，從而將來自顯示有源矩陣 的行電極的噪聲與該移位寄存器隔離。如所示，標誌輸出被用於控制其它級的時序，且用於 驅動行的輸出級僅被用於提供行輸出信號。 行也從分離的負電源軌被驅動，以減小來自電源負載的雜散效應。 在圖17的示例中，閾值電壓感測功能是使用專用電晶體Ta^來實施的(而不是如
先前示例中的T3)。因此，為了這一目的，可以提供一些示例，所述示例使用移位寄存器級的
現有電晶體來提供複製了待補償電晶體的老化的電晶體，否則可以提供專用的電晶體。 用於充電該電容器的輸出側的開關S2是由T自4實施，且用於二極體式連接正在被
採樣的電晶體的開關S3是由Taux2實施。 Taux3執行開關Sl的將電容器的輸入側設到低電壓軌的功能且也執行在閾值電壓
感測之後使行片(row slice)返回到空置條件的復位功能。 Taux5被添加以減輕T3、 T5和T5'的寄生柵極_漏極電容效應。 如圖18的時序圖所示，閾值電壓感測是在加電時且在每個幀消隱周期內實施。在
加電期間，信號Ctrl3和Ctrl4在時間上擴展以允許NODE 1充分地充電和放電。在幀消隱
期間，Ctrl3和Ctrl4信號可以短得多，因為N0DE 1已經大致在正確的電勢。 該電路以基本上與先前示例相同的方式發揮功能。具體而言，在幀消隱周期期
間 Ctrll和Ctrl3設為高，Ctrl2上為低電壓。這設定了電容器Cl每一側上的電壓。
Ctrl3隨後取低且Ctrl4設為高。電容器Cl的輸出側隨後可以被放電，因為其不 再耦合到高電壓軌。複製電晶體Tauxl是二極體式連接的並導通，直到閾值電壓被存儲在Cl 上。
Taux2隨後截止，使得複製電晶體不再是二極體式連接的，且控制線Ctrl2設為高。 這提供期望的階躍變化到電容器C1的輸入，從而給出期望的補償電壓到NODE 1以控制下 拉電晶體T5和T5'(以及T3)。 圖19示出如何使用來自一個行片的標誌輸出作為用於下一個行片的時序控制信 號而將不同行片連接在一起。 本發明可應用於使用a-Si的顯示器/傳感器陣列柵極驅動器電路，例如EPLaR柔 性E-Ink顯示器。其可適用於其它類型的半導體材料，例如其中閾值電壓不穩定性成問題 的聚合物。 本發明可以被應用共同作為成本和/或空間節約的措施，用於諸如LCD、 0LED/ PLED、 E-Ink的有源矩陣顯示器或者使用非晶矽或其他類型半導體的具有閾值電壓不穩定 性的任何其它顯示器/傳感器陣列技術。例如，其可以適合於移動或者PC監視器LCD/OLED， 潛在地適合於LCTV/OLEDTV屏幕和電子書顯示器。 在上面的示例中，電晶體均為n型(這對於非晶矽實施方式而言是優選的)。然 而，電晶體可以是P型或者該電路可具有這些的混合。也可以想到的是，此電路具有正常高 的輸出。這種情況下，上拉電晶體將遭受更大的應力引起的退化，本發明的補償方案於是可 以應用於該上拉電晶體。 對於所示出的n型實施方式，頂部電源軌相對於負電源軌為正的，但是對p型實施 方式，這可以反過來。 上面的各種示例示出許多不同的可能的實施方式。可以看出，為了截止下拉晶體 管，可以按照許多方式來變更被採樣的閾值電壓，這些方式包括-電容性電荷共享可以被引入(如圖2所示使用C2以及開關S4和S5，或者如圖 6所示使用C2以及控制線Ctrl3)，-通過使用不同電壓基準來採樣閾值，使得當電壓軌被用作輸入時(如圖9和10 中)，存在電壓階躍變化。 任一情形中，對於被採樣的閾值電壓的變化被弓|入且此新的電壓通過存儲電容器 C1被電容性耦合到輸入電壓，從而在N0DE 1電壓中提供期望的偏移。 儘管已經在附圖和前述說明書中對本發明進行了詳細說明和描述，但是這些說明 和描述被認為是說明性或示例性而非限制性的；本發明不限於所公開的實施例。本領域技 術人員在實踐要求保護的本發明時，通過研究附圖、公開內容和所附權利要求，可以理解和 實現對所公開實施例的變型。在權利要求中，單詞"包括"不排除其它元件，且不定冠詞"一" 或者"一個"("a"或"an")不排除多個。在互不相同的從屬權利要求中列舉了某些措施
的這一事實並不表示不能有利地使用這些措施的組合。權利要求中的任何附圖標記不應當 被解釋為限制其範圍。
1權利要求
一種包括多級的移位寄存器電路，每級用於提供輸出信號到輸出負載且包括用於將該輸出信號上拉到高電壓軌的上拉電晶體(40)和用於將該輸出信號下拉到低電壓軌的下拉電晶體(42)，其中每級包括電路(S1，S2，S3，S4，S5，C1)，用於採樣該上拉和下拉電晶體中的至少一個的閾值電壓並用於通過電容性耦合將採樣的閾值電壓添加到控制電壓，從而提供經過閾值電壓補償的信號以控制該上拉和下拉電晶體中的所述至少一個的柵極，其中該電路適於施加電壓階躍到該採樣的閾值電壓用以生成導通信號，並適於施加相反符號的電壓階躍到該採樣的閾值電壓用以生成截止信號。
2. 如權利要求1所述的電路，其中該採樣電路包括串聯於用於該級的控制電壓輸入 (Vin)與該上拉和下拉電晶體(40,42)中的所述至少一個(42)的柵極之間的採樣電容器 (Cl)。
3. 如權利要求2所述的電路，其中該採樣電路包括用於將該採樣電容器(Cl)的一側耦 合到低電壓線的第一開關(Sl)以及用於將該採樣電容器的另一側耦合到高電壓軌的第二 開關(S2)。
4. 如權利要求3所述的電路，其中該採樣電路進一步包括用於升壓該高電壓軌電壓的 與該第二開關(S2)相關聯的電荷泵電路。
5. 如權利要求3所述的電路，其中該採樣電路包括用於將該上拉和下拉電晶體中的所 述至少一個的柵極和漏極短路或者用於將用於複製該上拉和下拉電晶體中的所述至少一 個(42)的電晶體(14)的柵極和漏極短路的第三開關(S3)。
6. 如權利要求5所述的電路，還包括連接在用於控制該第三開關(S3)的控制線和該採 樣電容器(Cl)的另一側之間的電容器(C2)。
7. 如權利要求1至5中任意一項所述的電路，其中該低電壓線包括低電壓軌，且該採樣 電路包括串聯連接在所述各電源軌之間的第四開關(S4)和第五開關(S5)，該第四和第五 開關之間的接合處連接到電容器(C2)的一側，該電容器的另一側連接到該上拉和下拉晶 體管(40,42)中的至少一個(42)的柵極。
8. 如權利要求5所述的電路，其中該第一開關(Sl)連接在參考電力線(Vref)和該採 樣電容器(Cl)的一側之間，使得該閾值電壓相對於該參考電力線電壓(VMf)被採樣，以及 其中另一開關(S4)連接在該採樣電容器(Cl)的一側和低電壓軌之間。
9. 如前述權利要求中任意一項所述的電路，還包括連接在該上拉和下拉電晶體中的所 述至少一個的柵極和電源線之間的洩漏電流控制電路(Tauxl，Taux2，Taux3)，用於控制到或自該 上拉和下拉電晶體中的所述至少一個的柵極的洩漏電流的流動方向或幅度。
10. 如權利要求9所述的電路，其中該洩漏電流控制電路包括串聯的兩個電晶體(Tauxl， U，其具有連接的柵極，並且控制電壓線(VMITKATE)到所述電晶體之間的串聯連接。
11. 如權利要求io所述的電路，其中該洩漏電流控制電路進一步包括柵極和源極端子連接到所述兩個電晶體(Tauxl，Taux2)之一的源極和漏極端子的第三電晶體(Taux3)。
12. 如權利要求9所述的電路，其中該洩漏電流控制電路包括連接在該上拉和下拉晶 體管中的所述至少一個的柵極和該電源線之間的電晶體(TauJ，其中該電源線包括三態電源，以及該洩漏電流控制電路進一步包括用於當電源切換到高阻抗狀態時控制施加到該晶 體管上的電壓的控制電壓線(VMITreATE)。
13. 如權利要求12所述的電路，其中該洩漏電流控制電路進一步包括柵極和源極端子連接到該電晶體的源極和漏極端子的第二電晶體(Taux3)。
14. 如前述權利要求中任意一項所述的電路，其中用於採樣該上拉和下拉電晶體中的 至少一個的閾值電壓的電路包括該上拉和下拉電晶體(40，42)中的所述至少一個(42)。
15. 如權利要求1至13中任意一項所述的電路，其中用於採樣該上拉和下拉電晶體中 的至少一個的閾值電壓的電路包括用於複製該上拉和下拉電晶體(40，42)中的所述至少 一個(42)的行為的電晶體(14)。
16. 如前述權利要求中任意一項所述的電路，其中每級包括輸入段(44，46，48)和輸 出段(40，42)，其中該輸出段包括該上拉和下拉電晶體；以及自舉電容器(C3)，位於該上拉 電晶體(40)的柵極和該輸出之間。
17. 如權利要求16所述的電路，其中每級的該輸入段包括 -第一輸入段輸入(行n-l)，連接到前級的輸入段的輸出；以及 -電晶體(48)，用於充電該第一自舉電容器且由該第一輸入(行n-l)控制。
18. 使用非晶矽技術來實施的如前述權利要求中任意一項所述的電路。
19. 一種有源矩陣顯示裝置，包括 -有源矩陣顯示像素的陣列；-行驅動器電路，包括如前述權利要求中任意一項所述的移位寄存器電路。
20. 如權利要求19所述的有源矩陣顯示裝置，包括有源矩陣液晶顯示裝置。
21. —種生成多級移位寄存器電路輸出以用於提供信號到輸出負載的方法，包括，對於 該移位寄存器電路的每級，通過導通上拉電晶體(40)以將該輸出信號上拉到高電壓軌或 者導通下拉電晶體(42)以將該輸出信號下拉到低電壓軌而生成輸出信號，其中該方法進 一步包括-採樣該上拉和下拉電晶體(40，42)中的至少一個(42)的閾值電壓； -施加第一極性的電壓到採樣的閾值電壓，用以生成用於控制該上拉和下拉電晶體中的所述至少一個(42)的柵極的導通信號；以及-施加相反的第二極性的電壓到該採樣的閾值電壓，用以生成用於控制該上拉和下拉電晶體中的所述至少一個的柵極的截止信號。
全文摘要
移位寄存器電路包括多級，每級用於提供輸出信號到輸出負載且包括用於將該輸出信號上拉到高電壓軌的上拉電晶體和用於將該輸出信號下拉到低電壓軌的下拉電晶體。每級包括用於採樣該上拉和下拉電晶體中的至少一個的閾值電壓且用於將採樣的閾值電壓添加到控制電壓偏移的電路，以提供用於控制該上拉和下拉電晶體中的所述至少一個的柵極的經過閾值電壓補償的信號。這提供了閾值電壓採樣，特別是對於其閾值電壓漂移必須被補償的薄膜電晶體(例如下拉薄膜電晶體)。
文檔編號G11C19/18GK101765876SQ200880100201
公開日2010年6月30日 申請日期2008年7月21日 優先權日2007年7月24日
發明者E·博伊科 申請人:皇家飛利浦電子股份有限公司