時鐘產生器與時鐘產生方法

2023-08-10 12:44:41

專利名稱：：時鐘產生器與時鐘產生方法
技術領域：
：本發明有關於產生一時鐘信號，尤其是關於一種用以產生與輸入時鐘具有非諧波關係輸出時鐘的時鐘產生器與相關的時鐘產生方法。
背景技術：
：隨著半導體技術的發展，單一電子裝置本身可支持越來越多的功能，舉例來說，多重射頻的整合型晶片產品(multi-radiocombo-chipproduct)可支持多個通訊協議，而所有的射頻振蕩器應該要被適當設計以避免彼此間的衝突，明確來說，好的隔離度是需要的，此外，還應該要避免對應不同射頻的振蕩器之間的注入牽引(injectionpulling)幹擾，舉例來說，功率放大器(poweramplifier,PA)輸出的很強的諧波對於電感電容諧振振蕩器(LC-tankoscillator)所造成的牽引應該要被避免；此外，對應另一射頻的功率放大器輸出信號或本地振蕩信號對於電感電容諧振振蕩器所造成的牽引也應該要被避免。因此，使得頻率規劃變的複雜以及本地振蕩器的設計變的困難，特別是在模擬電路中。假若採用了模擬的作法，則需要傳統的模擬功能模塊(例如分頻器及混波器)，以使得頻率偏移比率(frequencyoffsetratio)被限定為一個有理數，此外，還需要一電感電容諧振電路來抑制不想要的旁帶突波(side-bandspur)，因此也無可避免地會消耗很大的電路面積與電流。所以，需要一種創新的非諧波時鐘產生器(non-harmonicclockgenerator)，其可採用數字的實現方式，多個通過頻率轉換(frequencytranslation)來產生與輸入時鐘具有非諧波關係的輸出時鐘，且另可採用自動校正程序來校正時鐘沿旋轉器的時序不匹配以對相位誤差進行補償。
發明內容有鑑於此，本發明的實施例提供了一種用以產生與輸入時鐘具有非諧波關係的輸出時鐘的時鐘產生器與相關的時鐘產生方法，以解決上述時鐘沿旋轉器的時序不匹配的問題。一方面，本發明提供了一種時鐘產生器。該時鐘產生器包含有一振蕩器模塊、一延遲電路以及一輸出模塊。該振蕩器模塊用以提供具有多個相位的一第一時鐘。該延遲電路用以延遲該第一時鐘的該多個相位中的至少一個相位，以產生具有多個相位的一第二時鐘。該輸出模塊用以接收該第二時鐘並從該第二時鐘的該多個相位中選取信號以產生一第三時鐘，其中該第三時鐘與該第一時鐘之間具有一非諧波關係。另一方面，本發明提供了一種時鐘產生器。該時鐘產生器包含有一振蕩器模塊以及一輸出模塊。該振蕩器模塊用以提供具有多個相位的一第二時鐘，且包含有一振蕩器電路，用以提供一第一時鐘；以及一延遲鎖定迴路，用以依據該第一時鐘來產生該第二時鐘。該輸出模塊用以接收該第二時鐘，並從該第二時鐘之該多個相位中選取信號以產生一第三時鐘，其中該第三時鐘與該第一時鐘之間具有一非諧波關係。再一方面，本發明提供了一種時鐘產生方法。該時鐘產生方法包含有提供具有多個相位的一第一時鐘；延遲該第一時鐘之該多個相位中的至少一個相位，以產生具有多個相位的一第二時鐘；以及從該第二時鐘的該多個相位中選取信號以產生一第三時鐘。該第三時鐘與該第一時鐘之間具有一非諧波關係。本發明的時鐘產生器與時鐘產生方法，用以產生與輸入時鐘具有非諧波關係的輸出時鐘，以解決時鐘沿旋轉器的時序不匹配的問題。圖1為本發明的時鐘產生器的一實施例的結構示意圖；圖2為本發明時鐘產生器的第一實施例的結構示意圖；圖3為圖2所示的第一時鐘、第二時鐘、多路復用器輸出信號、第三時鐘以及控制信號的示意圖；圖4為本發明時鐘產生器的第二實施例的結構示意圖；圖5為圖4所示的第一時鐘、第二時鐘、第四時鐘、第一多路復用器輸出信號、第三時鐘以及第二多路復用器輸出信號的示意圖；圖6為本發明時鐘產生器的第三實施例的結構示意圖；圖7為圖6所示的第一時鐘、多個多路復用器輸出、第二時鐘以及第三時鐘的示意圖；圖8為本發明基於延遲鎖定迴路的非諧波時鐘產生器的一實施例的結構示意圖；圖9為圖8所示的第一時鐘、第二時鐘、多路復用器輸出信號以及第三時鐘的示意圖；圖10為本發明基於延遲鎖定迴路的非諧波時鐘產生器的另一實施例的結構示意圖；圖11為圖10所示的第一時鐘、第二時鐘以及第三時鐘的示意圖；圖12為本發明採用非諧波時鐘產生器且具有延遲校正的全數字鎖相迴路的一實施例的結構示意圖；圖13為延遲值被設定為一可調整延遲組件的延遲校正模擬結果的示意圖；圖14為延遲值被設定為另一可調整延遲組件的延遲校正模擬結果的示意圖。具體實施例方式在本發明說明書中使用了某些詞彙來指稱特定的組件。本領域的技術人員應可理解，製造商可能會用不同的名詞來稱呼同樣的組件。本說明書並不以名稱的差異來作為區別組件的方式，而是以組件在功能上的差異來作為區別的基準。在通篇說明書當中所提及的「包含」為一開放式的用語，故應解釋成「包含但不限定於」。此外，「耦接」一詞在本說明書中包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接連接於該第二裝置，或通過其他裝置或連接手段間接地連接至該第二裝置。依據本發明的實施例，用來產生與輸入時鐘具有非諧波關係的輸出時鐘的頻率轉換由時鐘沿合成電路基於時鐘沿選擇(edgeselection)及延遲調整(delayadjustment)6來加以實現，舉例來說，新的時鐘沿可通過某一延遲機制(例如延遲線或延遲鎖定迴路)來形成，而頻率偏移可通過選擇時鐘沿橫向模式(edgetransversalpattern)與適當調整延遲量來加以設定。此外，不正確的延遲量設定或其他因素所造成的相位誤差/延遲不匹配可被本發明所提出的自動校正程序所偵測及校正。本發明所提出的非諧波時鐘產生器具有彈性的頻率規劃以避免突波幹擾，因此可適用於任何想要的頻率比率，此外，由於採用了一個用以選擇各種時鐘相位的時鐘沿合成電路來取代現有模擬方法中需要額外濾波以移除混波所產生的突波成分以及需要消耗很大的電流與電路面積的模擬混波器，故本發明所提出的非諧波時鐘產生器會具有較為簡單的電路設計。本發明所提出的非諧波時鐘產生器可使用於無線通信的應用中(例如多重射頻的整合型晶片產品)，然而，此並非用來作為本發明的限制，任何採用本發明所提出的非諧波時鐘產生器來提供與輸入時鐘具有非諧波關係的輸出時鐘的應用均落入本發明的保護範疇。本發明所提出的非諧波時鐘產生器的技術特徵將於下詳述。圖1為本發明所揭示的時鐘產生器的一實施例的結構示意圖。時鐘產生器100包含有一振蕩器模塊102、一延遲電路104以及一輸出模塊106。振蕩器模塊102用來提供具有多個相位P11、P12.....PlN的第一時鐘CLKl。延遲電路104耦接至振蕩器模塊102，用以延遲第一時鐘CLKl的多個相位P11、P12.....PlN中的至少一相位，以產生具有多個相位P2UP22.....P2N的第二時鐘CLK2。輸出模塊106耦接至延遲電路104，用以接收第二時鐘CLK2並從第二時鐘CLK2的多個相位P21、P22.....P2N中選取信號以產生第三時鐘CLK3，請注意，第三時鐘CLK3與第一時鐘CLKl之間具有一非諧波關係，舉例來說(但本發明不限於此)，非諧波關係代表第三時鐘CLK3的時鐘沿(clockedge)並非靜態地(statically)對齊於第一時鐘CLK3的時鐘沿，或者第一、第三時鐘的頻率之間具有一個非整數的比率。通過將延遲電路104插入于振蕩器模塊102與輸出模塊106之間以延遲振蕩器模塊102所提供的多個相位中的至少一個，便可產生輸出模塊106所要的多個相位。振蕩器模塊102可以採用任何可提供一個多相位輸出時鐘的振蕩器來加以實現，在一示範例中，振蕩器模塊102可以使用一電感電容諧振振蕩器核心電路(LC-tankoscillatorcore)以及一時鐘沿觸發分頻器(edgedivider)緊接於該電感電容諧振振蕩器核心電路之後來予以實現，舉例來說，振蕩器模塊102可以包含一個振蕩電路，其產生一差分信號，而該差分信號再經自一二^^(divide-by-twocircuit)M—^WItfiiiij(quadratureclockoutput)信號。可選地，該電感電容諧振振蕩器可以連接在一個或多個延遲單元之後。需要注意的是，一般而言，延遲可以通過對一信號進行重新計時(reclocking)(時鐘沿觸發的分頻操作隸屬於這一類型)或者經由延遲傳輸(使用延遲組件，例如反向器、緩衝器、延遲線等則隸屬於這一類型)來得到。因此，第一時鐘CLKl的多個相位中的至少一相位是經由時鐘沿觸發分頻操作或者經由對第一時鐘CLKl的多個相位中的另一相位延遲一相位偏移(phaseoffset)來產生的，其中該相位偏移是由第一時鐘CLKl的頻率與第三時鐘CLK3的頻率之間的關系所決定。時鐘產生器100的進一步細節將於下詳述。請參閱圖2，圖2為本發明時鐘產生器的第一實施例的結構示意圖。圖2所示的時鐘產生器200的實現基於第1圖所示的結構，因而會包含一振蕩器模塊202、一延遲電路204以及一輸出模塊206。在本實施例中，振蕩器模塊202是由一振蕩器核心電路(oscillatorcore)212，例如具有一調整字符輸入(圖中未顯示)的數字控制振蕩器，以及用以依據振蕩器核心電路212的輸出來提供具有多個相位的第一時鐘Xl的一分頻器214所實現。如圖所示，第一時鐘Xl包含有正交的時鐘信號I+、Q+與1-，其中時鐘信號1+與Q+之間具有90度的相位差，以及時鐘信號1+與I-之間具有180度的相位差。需要注意的是，振蕩器模塊202的實施方式並不限于振蕩器核心電路212與分頻器214的組合，在另一可選方案中，振蕩器模塊202還可以由用以產生具有周期為T1的時鐘信號1+的振蕩器核心電路212以及用以分別提供預定延遲值(例如*與I)給時鐘信號1+以產生時鐘信號Q+與I-的多個延遲組件來予以實現，同樣可達到提供一個多相位時鐘輸出的目的。延遲電路204包含有一第一延遲單元222以及一第二延遲單元224。假若第一時鐘Xl的周期是T1，則第一延遲單元222會用來施加一延遲值g至輸入的時鐘信號Q+，以及第二延遲單元2M會用來施加一延遲值#至輸入的時鐘信號1-，因此，第二時鐘X2便會包O含具有不同相位的時鐘信號I+、Q+』與I-』。輸出模塊206包含有一多路復用器232、一轉態電路(togglecircuit)2；34以及一控制器236。多路復用器232會依據一控制信號SC而對第二時鐘X2的多個相位進行多路復用處理，以產生一多路復用器輸出信號MUX_0UT。控制器236用來接收多路復用器輸出信號MUX_0UT，並依據多路復用輸出信號MUX_0UT來產生控制信號SC。舉例來說，在本實施例中，控制器236可以由一模3計數器(modulo-3counter)來加以實現，因此，由於模3計數器所產生的計數值序列作為控制信號SC，故多路復用器232會不斷循環地(cyclically)依序輸出時鐘信號I+、Q+』與I-』來作為其輸出。轉態電路234用於接收該多路複合器輸出信號MUX_0UT，以根據該多路複合器輸出信號MUX_0UT產生一第三時鐘X3。更進一步來說，當轉態電路234被多路復用器輸出信號MUX_0UT所觸發時，第三時鐘X3便會發生一次電平切換(亦即，輸出邏輯電平由」0」轉換至」1」或由」1」轉換至」0」)，舉例來說，轉態電路234可以由一T型觸發器(Tflip-flop)來實現，其中該T型觸發器由多路復用器輸出信號MUX_0UT的上升沿(risingedge)所觸發。請同時參閱圖3與圖2，圖3為圖2所示的第一時鐘XI、第二時鐘X2、多路復用器輸出信號MUX_0UT、第三時鐘X3以及控制信號SC的示意圖。由圖3可知，時鐘信號Q+與Q-之間會因為特地加入的延遲值&而具有一相位差，以及時鐘信號1+與I-之間會因為特地加入的延遲值^"而具有一相位差。在時間tl時，控制信號SC會因為時鐘信號1+的上6升沿而被更新為計數值」1」，因此，多路復用器232便輸出時鐘信號Q+』來作為多路復用器輸出信號MUX_0UT。在時間t2時，時鐘信號Q+』的上升沿會同時觸發轉態電路234與控制器236，因此，第三時鐘X3便由低邏輯電平」0」轉換至高邏輯電平」1」，以及控制信號SC會被更新至計數值」2」，如此一來，多路復用器232便輸出時鐘信號I-』來作為多路復用器輸出信號MUX_0UT。在時間t3時，時鐘信號I-』的上升沿會同時觸發轉態電路234與控制器236，因此，第三時鐘X3便由高邏輯電平」1」轉換至低邏輯電平」0」，以及控制信號SC會被更新為計數值」0」，如此一來，多路復用器232便輸出時鐘信號1+來作為多路復用輸出信號MUX_0UT。由於後續操作可輕易地推導得知，故進一步的說明在此便不再贅述。假若第一時鐘Xl的頻率為1666.7MHz(亦即Tl=600ps)，則所產生的第三時鐘X3的頻率將會是2500.OOMHz(亦即T3=400ps)，換言之，圖2所示的基於延遲線(delay-linebased)的非諧波時鐘產生器可以使得輸入時鐘(例如第一時鐘XI)與輸出時鐘(例如第三時鐘X3)的頻率具有一個等於§的非整數比率。如圖2與圖3所示，當反饋至多路復用器232的信號在兩個時鐘信號之間進行切換時，由一邏輯電平至另一邏輯電平的轉換會因為兩個時鐘信號分別具有不同的邏輯電平而發生，因而在某些情況之下會造成多路復用器輸出MUX_0UT信號具有切換毛刺(switchingglitch)。為了避免此一切換毛刺的問題，本發明提出了一個改良的非諧波時鐘產生器，其具有一多路復用器，且該多路復用器只有在兩個時鐘信號均具有相同邏輯電平時才被控制由一時鐘信號切換至另一時鐘信號。請參閱圖4，圖4為本發明時鐘產生器的第二實施例的結構示意圖。圖4所示時鐘產生器400的實現基於圖1所示的結構，因而會具有一振蕩器模塊402、一延遲電路404以及一輸出模塊406。振蕩器模塊402用以產生包含時鐘信號1+與I-的第一時鐘XI，其中時鐘信號1+與I-之間具有180度的相位差。延遲電路404包含有一第一延遲單元412以及一第二延遲單元414，其中第一延遲單元412具有多個延遲組件413_1與413_2，以及第二延遲單元414具有多個延遲組件415_1與415_2，第一延遲單元412是用來延遲第一時鐘Xl中的多個相位(例如差分相位)，在本實施例中，延遲組件413_1與413_2中的每一延遲組件是用來施加一延遲值T2至輸入的時鐘信號中，因此，第一延遲單元412會輸出時鐘信號I+』與I-』至後續的信號處理電路(亦即第二延遲單元414)中。第二延遲單元414是用來延遲第一延遲單元412所產生多個延遲相位中的至少其一，在本實施例中，延遲組件415_1與415_2中的每一延遲組件是用來施加一延遲值*至輸入的時鐘信號中，因此，第二延遲單元414便輸出第二時鐘X2，其包含具有不同相位的多個時鐘信號A、B、C及D。如圖4所示，第二時鐘X2的多個相位包含有第二延遲單元414的延遲組件415_1、415_2所產生的延遲相位(例如時鐘信號B與D)以及第一延遲單元412的延遲組件413_1、413_2所產生的延遲相位(例如時鐘信號A與C)。輸出模塊406用於參考第一時鐘Xl的多個相位中的至少一個相位來控制第二時鐘X2的多個相位的選取，如圖4所示，輸出模塊406包含有一第一多路復用器422、一轉態電路424以及一控制器426。第一多路復用器422用來依據一第一控制信號SCl來對第二時鐘X2的多個相位進行多路復用處理，以產生一第一多路復用器輸出信號MUX_0UT1。轉態電路4M用來接收第一多路復用器輸出信號MUX_0UT1，並依據第一多路復用器輸出信號MUX_0UT1來產生第三時鐘X3，更進一步來說，當轉態電路似4被第一多路復用器輸出信號MUX_0UT1所觸發時，第三時鐘X3會發生一次電平切換。舉例來說，轉態電路似4可使用一T型觸發器來予以實現，而該T型觸發器由第一多路復用器輸出信號MUX_0UT1的上升沿所觸發。在本實施例中，控制器4用來接收第一多路復用器輸出信號MUX_0UT1以及第一時鐘Xl的多個相位，並產生第一控制信號SC1。如圖4所示，控制器似6包含有一第三延遲單元432、一第二多路復用器434、一第一控制單元436以及一第二控制單元438。第三延遲單元432用來延遲第一時鐘Xl的多個相位中的至少其一。在本實施例中，第三延遲單元432包含有多個延遲組件433_1與433_2，而延遲組件433_1與433_2中的每一延遲組件會施加一延遲值I至輸入的時鐘信號，因此，第三延遲單元432會輸出第四時鐘X4，其包含具4有不同相位的多個時鐘信號A』、B』、C』與D』。第二多路復用器434用以依據一第二控制信號SC2來對第四時鐘X4的多個相位進行多路復用處理，以產生一第二多路復用器輸出信號MUX_0UT2,其中第二多路復用器434所接收到的多個相位包含有第三延遲單元432的延遲組件433_1、433_2所產生的延遲相位(例如時鐘信號B』與D』)以及第一時鐘Xl的多個相位(例如A』與C』)。第一控制單元436用來接收第二多路復用器輸出MUX_0UT2信號，並據此產生第一控制信號SCl至第一多路復用器422中；同樣地，第二控制單元438用來接收第一多路復用器輸出信號MUX_0UT1，並產生第二控制信號SC2至第二多路復用器434中。舉例來說，第一控制單元436與第二控制單元438均可以使用模4計數器(modulo-4counter)來予以實現，並輸出計數值來作為所需要的控制信號。請一併參閱圖5與圖4，圖5為圖4所示的第一時鐘XI、第二時鐘X2、第四時鐘X4、第一多路復用器輸出信號MUX_0UT1、第三時鐘X3以及第二多路復用器輸出信號MUX_0UT2的示意圖。如圖5所示，時鐘信號1+與A之間會因為特地加入的延遲值T2而具有一相位差，時鐘信號1+與B之間會因為特地加入的延遲值Γ2+1而具有一相位差，時鐘信號I-與C之間會因為特地加入的延遲值T2而具有一相位差，以及時鐘信號I-與D之間會因為特地加入的延遲值Γ2+1而具有一相位差。對於第四時鐘Χ4來說，時鐘信號Α』相同於時鐘信號I+，以及時鐘信號C』相同於時鐘信號I-；然而，時鐘信號Α』與B』之間會因為特地加入的延遲值顯而具有一相位差，以及時鐘信號C，與D，之間會因為特地加入的延遲值ZI而具44有一相位差。假設第一控制信號SCl—開始時的初始值為計數值」0」，以及第二控制信號SC2—開始時的初始值為計數值」0」，因此，在時間tl之前，第一多路復用器422會輸出時鐘信號A來作為第一多路復用器輸出信號MUX_0UT1，以及第二多路復用器434會輸出時鐘信號D』來作為第二多路復用器輸出信號MUX_0UT2。在時間tl時，第二控制單元438與轉態電路424同時被時鐘信號A的上升沿所觸發，所以第三時鐘X3便從低邏輯電平」0」轉換至高邏輯電平「1」，以及第二控制信號SC2便被更新為計數值」1」，因此，第二多路復用器434現在會輸出時鐘信號A』來作為第二多路復用器輸出信號MUX_0UT2。需要注意的是，時鐘信號D』與時鐘信號A』在多路復用器的切換時序(亦即tl)會具有相同的邏輯電平」1」，因而避免了不想要的切換毛刺的出現。在時間t2時，第一控制單元436由時鐘信號A』的上升沿所觸發，所以第一控制信號SCl會被更新為計數值」1」，以及第一多路復用器422現在會輸出時鐘信號B以作為第一多路復用器輸出信號MUX_0UT1。需要注意的是，時鐘信號A與時鐘信號B在多路復用器的切換時序(亦即t2)會具有相同的邏輯電平」0」，因而避免了不想要的切換毛刺的出現。在時間t3時，第二控制單元438以及轉態電路424同時由時鐘信號B的上升沿所觸發，所以第三時鐘X3會由高邏輯電平」1」轉換至低邏輯電平」0」，以及第二控制信號SC2會被更新為計數值」2」，因此，第二多路復用器434現在會輸出時鐘信號B』以作為第二多路復用器輸出信號MUX_0UT2。需要注意的是，時鐘信號Α』與時鐘信號B』在多路復用器的切換時序(亦即t3)會具有相同的邏輯電平」1」，因而避免了不想要的切換毛刺的出現。由於後續的操作可輕易地推導得知，故進一步的說明在此便不再贅述。由圖5可知，圖4所示的基於延遲線的非諧波時鐘產生器可以使得輸入時鐘(例如第一時鐘XI)與輸出時鐘(例如第三時鐘X3)之間具有一個比率為I的非整數比率。需要注意的是，τ2<Tl，以及τ2的數值可以適切地分離第一、第二控制單元436與438的時序。由於第一多路復用器422的第一多路復用器輸出信號MUX_0UT1是用來控制第二多路復用器434的輸入選取，以及第二多路復用器434的第二多路復用器輸出信號MUX_0UT2是用來控制第一多路復用器422的輸入選取的，因此切換毛刺的問題便得以解決。圖4所示的時鐘產生器可以避免切換毛刺的發生，然而，此僅作為範例說明所用，而非用來作為本發明的限制，換言之，在本發明中，使用其他的時鐘產生器形式來解決切換毛刺的問題也是可行的。請參閱圖6，圖6為本發明時鐘產生器的第三實施例的結構示意圖。圖6所示的時鐘產生器600是基於圖1所示的結構而實現的，因而會具有一振蕩器模塊602、一延遲電路604以及一輸出模塊606。在本實施例中，振蕩器模塊602是由一振蕩器核心電路(例如數字控制振蕩器)612、一分頻器614以及一互換電路(swappingcircuit)616來實現的。分頻器614可由一時鐘沿觸發的分頻器來予以實現，並用以依據振蕩器核心電路612的輸出來提供具有多個相位(例如正交相位)的第一時鐘XI，如圖所示，第一時鐘Xl包含有時鐘信號I+、Q+、I-與Q-，其中時鐘信號1+與Q+之間具有90度的相位差，時鐘信號I-與Q-之間具有90度的相位差，時鐘信號1+與I-之間具有180度的相位差，以及時鐘信號Q+與Q-之間具有180度的相位差。互換電路616用以從第一時鐘Xl的多個相位中交替地(alternately)選取出第一組相位與第二組相位，並輸出所選取的相位。在本實施例中，互換電路616包含有一轉態電路617以及多個多路復用器618與619。轉態電路617可以由一T型觸發器來實現，其中該T型觸發器系由時鐘信號1+的上升沿所觸發，因此，在時鐘信號1+的一個周期中，多路復用器618與619會選擇時鐘信號1+與Q+來作為個別的多路復用器輸出I與Q以輸出所選取的相位，以及於時鐘信號1+的另一個周期中，多路復用器618與619則會選擇時鐘信號I-與Q-來作為個別的多路復用器輸出I與Q以輸出所選取的相位。互換電路616會將第一時鐘Xl的多個相位中所選取出的相位輸出至後續的延遲電路604。在本實施例中，延遲電路604包含有一第一延遲組件622與一第二延遲組件624。假若第一時鐘Xl的周期是T1,則第一延遲組件622會用來施加一延遲值|至輸入的多路復O用器輸出I，以及第二延遲組件擬4會用來施加一延遲值g至輸入的多路復用器輸出Q。如圖6所示，第二時鐘X2會包含具有不同相位的時鐘信號I、I』與Q』。輸出模塊606包含有一多路復用器632以及一控制器636。多路復用器632會依據一控制信號SC來對第二時鐘X2的多個相位進行多路復用處理，以產生一第三時鐘X3。控制器636用來接收第三時鐘X3，並依據第三時鐘X3來產生控制信號SC。舉例來說，在本實施例中，控制器636由一模3計數器來予以實現，因此，由於模3計數器所產生的計數值11序列會作為控制信號SC，故多路復用器632會循環地依序輸出時鐘信號Q』、I』與I來作為其輸出。請一併參閱圖7與圖6，圖7為圖6所示的第一時鐘XI、多個多路復用器輸出I與Q、第二時鐘X2以及第三時鐘X3的示意圖。由圖7可知，多路復用器輸出I是交替地由時鐘信號I-與1+來加以設定的，以及多路復用器輸出Q是交替地由時鐘信號Q-與Q+來加以設定的。此外，時鐘信號Q與Q』之間會因為特地加入的延遲值@而具有一相位差，以及時鐘信號I與I』之間會因為特地加入的延遲值#而具有一相位差。控制器636可以是一模3計數器，其由第三時鐘X3的上升沿所觸發，因此，多路復用器632便會循環地依序輸出時鐘信號Q』、I』與I。—開始時，多路復用器618與619分別輸出時鐘信號1+與Q+，以及多路復用器632會因為控制信號SC而被設定為計數值」0」以輸出時鐘信號Q』來作為第三時鐘X3。在時間tl時，轉態電路617被時鐘信號1+的上升沿所觸發，所以多路復用器618與619會分別輸出時鐘信號I-以及Q-。在時間t2時，第三時鐘X3由低邏輯電平」0」轉換至高邏輯電平」1」，以及控制器636被時鐘信號Q』的上升沿所觸發，所以控制信號SC會被更新為計數值」1」，因而時鐘信號I』便被多路復用器632所選取而作為其輸出。如圖7所示，時鐘信號Q』與I』於多路復用器切換時序(亦即恰好在t2之後)均會具有相同的邏輯電平，因而避免了不想要的切換毛刺的出現。在時間t3時，第三時鐘X3由低邏輯電平」0」轉換至高邏輯電平」1」，以及控制器636被時鐘信號I，的上升沿所觸發，所以，控制信號SC便更新為計數值「2」，因而時鐘信號I便由多路復用器632所選取而作為其輸出。如圖7所示，時鐘信號I』與I於多路復用器切換時序(亦即恰好於t3之後)會具有相同的邏輯電平，因而避免了不想要的切換毛刺的出現。由於後續操作可輕易地推導得知，故進一步的說明便於此不再贅述。由圖7可知，圖6所示的基於延遲線的非諧波時鐘產生器可以使得輸入時鐘(例如第一時鐘XI)與輸出時鐘(例如第三時鐘X3)的頻率之間具有一個比率值為I的非整數比率，其不同於前述的時鐘產生器200與400所具有的非整數比率，換言之，通過適當的時鐘產生器設計，輸入時鐘的頻率與輸出時鐘的頻率之間的任何的非整數比率均是可以實現的。在上述實施例中，揭示了各種用以產生與輸入時鐘與輸出時鐘具有非諧波關係的基於延遲線的非諧波時鐘產生器，然而，此僅作為範例說明之用，而非對本發明的限制，亦即，使用其他的時鐘產生器形式來產生與輸入時鐘具有非諧波關係的輸出時鐘亦是可行的。請參閱圖8，圖8為本發明基於延遲鎖定迴路(delay-lockedloop,DLL)的非諧波時鐘產生器的一實施例的結構示意圖。時鐘產生器800包含有一振蕩器電路812、用以在振蕩器的時鐘沿之間均勻地內插出其他相位的一延遲電路(例如DLL814)，以及一輸出模塊804。需要注意的是，振蕩器電路812以及延遲電路814可形成一振蕩器/內插器模塊802，其用來提供具有多個相位的第二時鐘X2。在本一實施例中，第二時鐘X2包含具有不同相位的時鐘信號A、B與C。如圖8所示，振蕩器/內插器模塊802包含用以提供第一時鐘Xl的振蕩器電路(例如數字控制振蕩器)812，以及用以依據第一時鐘Xl來產生第二時鐘X2的延遲鎖定迴路814。延遲鎖定迴路814包含有多個延遲組件815_1、815_2與815_3，以及一相位偵測器(phasedetector，PD)816，其中相位偵測器816用來比較延遲鎖定迴路814的一輸出(例如時鐘信號A)的相位與輸入時鐘(例如第一時鐘XI)的相位，以產生一誤差信號，而該誤差信號會被反饋至所有的延遲組件815_1815_3中以作為控制信號。需要注意的是，基於實際設計的需求/考慮，延遲鎖定迴路814中所使用的延遲組件的個數是可以調整的。由於本領域技術人員應該可以輕易地了解延遲鎖定迴路814的操作細節，故進一步的說明於此便不另贅述。輸出模塊804是用來接收第二時鐘X2，並從第二時鐘X2的多個相位中選取信號以產生第三時鐘X3，請注意，第三時鐘X3與第一時鐘Xl之間具有一非諧波關係。在本實施例中，輸出模塊804包含有一多路復用器822、一控制器824以及一轉態電路826。多路復用器822會依據一控制信號SC來對第二時鐘X2的多個相位進行多路復用處理，以產生一多路復用器輸出信號MUX_0UT。控制器8M用來接收多路復用器輸出信號MUX_0UT，並依據多路復用器輸出信號MUX_0UT來產生控制信號SC。轉態電路擬6用來接收多路復用器輸出信號MUX_0UT，並依據多路復用器輸出信號MUX_0UT來產生第三時鐘X3，更進一步來說，當轉態電路擬6被多路復用器輸出信號MUX_0UT所觸發時，第三時鐘X3會發生一次切換。舉例來說，轉態電路擬6可以由一T型觸發器來予以實現，其中該T型觸發器會被多路復用器輸出信號MUX_0UT的上升沿所觸發。需要注意的是，轉態電路擬6可包含使其輸出時鐘具有多個相位的電路。請一併參閱圖9與圖8。圖9為圖8所示的第一時鐘XI、第二時鐘X2、多路復用器輸出信號MUX_0UT以及第三時鐘X3的示意圖。如圖9所示，在控制器(例如模3計數器)824的控制之下，多路復用器輸出信號MUX_0UT會循環地依序被時鐘信號A、B與C所設定。由於本領域技術人員在閱讀上述針對圖3的描述之後可輕易地了解圖9所示的第三時鐘X3是如何產生的，故進一步的說明於此便不再贅述。假若第一時鐘Xl的頻率是3.2GHz,則所產生的第三時鐘X3的頻率將會是2.4GHz，換言之，圖8所示的基於延遲鎖定迴路的非諧波時鐘產生器可以使得輸入時鐘(例如第一時鐘XI)與輸出時鐘(例如第三時鐘X3)的頻率之間具有一個比率值為I的非整數比率。請參照圖10，圖10為本發明基於延遲鎖定迴路的非諧波時鐘產生器的另一實施例的結構示意圖。圖10所示的時鐘產生器1000包含有一振蕩器電路1012、用以對輸入時鐘進行內插以產生多個時鐘沿的延遲電路(例如延遲鎖定迴路1014)以及一輸出模塊1004。振蕩器電路1012以及延遲電路(例如延遲鎖定迴路1014)可結合而形成單一振蕩器/內插器模塊1002，其用來提供具有多個相位的第二時鐘X2，在本實施例中，第二時鐘X2包含具有不同相位的多個時鐘信號A、A、B、B、C以及C。更進一步來說，時鐘信號A與A是彼此反相(outofphase)的，時鐘信號B與B是彼此反相的，以及時鐘信號C與C是彼此反相的。如圖10所示，振蕩器/內插器模塊1002包含有用以提供具有彼此反相(亦即相位差為180度)的時鐘信號1+與I-的第一時鐘Xl的振蕩器電路(例如數字控制振蕩器)1012，以及用以通過內插方式來依據第一時鐘Xl以產生上述的第二時鐘X2的延遲鎖定迴路1014。其中延遲鎖定迴路1014包含有多個延遲組件1015_1、1015_2與1015_3，以及用以比較延遲鎖定迴路1014的一輸出時鐘(例如時鐘信號C)的相位與輸入時鐘(例如時鐘信號1+)的相位，以產生一誤差信號的相位偵測器1016。其中該誤差信號會被反饋至所有的延遲組件1015_11015_3以作為控制信號。由於本領域技術人員應該可輕易地了解延遲鎖定迴路1014的操作細節，故進一步的說明於此便不再贅述。輸出模塊1004用以接收第二時鐘X2，並從第二時鐘X2的多個相位中選取信號以產生第三時鐘X3，請注意，第三時鐘X3與第一時鐘Xl之間具有一非諧波關係。在本實施例中，輸出模塊1004包含有一多路復用器1022以及一控制器10M。多路復用器1022會依據一控制信號SC來對第二時鐘X2的多個相位進行多路復用處理，以產生第三時鐘X3。控制器IOM用以接收第一時鐘XI，並依據第一時鐘Xl來產生控制信號SC。舉例來說，控制器1024會在時鐘信號1+與I-的上升沿更新控制信號SC。請一併參閱圖11與圖10，圖11為圖10所示的第一時鐘XI、第二時鐘X2以及第三時鐘X3的示意圖。如圖11所示，在控制器IOM的控制之下，多路復用器輸出(亦即第三時鐘X3)系循環地依序被時鐘信號A、A、C、B、A、A、C以及B所設定。由於本領域技術人員在閱讀先前段落的說明之後應可輕易地了解圖11所示的第三時鐘X3是如何產生的，故進一步的說明在此便不另贅述。假若第一時鐘Xl的頻率是3.2GHz，則所產生的第三時鐘X3的頻率會是2.4GHz，換言之，圖10所示的基於延遲鎖定迴路的非諧波時鐘產生器可以使得輸入時鐘(例如第一時鐘XI)與輸出時鐘(例如第三時鐘X3)的頻率之間具有一個比率值為I的非整數比率。如前所述，特地施加的延遲值是用以創造出後續的輸出模塊所需要的相位/時鐘沿。然而，要進行多路復用處理的多個時鐘信號可能會存在相位誤差(Phaseerror)，其會影響本發明所揭示的非諧波時鐘產生器所產生的輸出時鐘的實際波形。因此，需要對延遲值進行校正以補償延遲的不匹配。請參閱圖12，圖12為本發明採用非諧波時鐘產生器且具有延遲校正(delaycalibration)的全數字鎖相迴路(all-digitalphase-lockedloop,ADPLL)的一實施例的結構示意圖。具有延遲校正的全數字鎖相迴路1200包含有一數字相位偵測器1202、一數字迴路濾波器1204、一基於延遲線的非諧波時鐘產生器1206、一校正裝置1208以及一D型觸發器(Dflip-flop,DFF)1210o為了簡潔起見，僅有跟本發明的技術特徵有關的組件會顯示於圖12中，亦即，在其他實施例中，全數字鎖相迴路1200還可包含其他額外組件。一般常見的全數字鎖相迴路結構為業界所知。舉例來說(但本發明並不以此為限)，基於延遲線的非諧波時鐘產生器1206可以利用圖2所示的電路結構來予以顯示，因此會包含有一振蕩器模塊1212以及一時鐘沿合成器(edgesynthesizer)1214，其中時鐘沿合成器1214包含有一時鐘沿旋轉器1216與一轉態電路1218，此外，時鐘沿旋轉器1216包含分別由校正信號ADJ_1與ADJ_2所控制的多個可調整(adjustable)延遲組件1221與1222、一多路復用器1223以及一控制器(例如模3計數器)12M。由於本領域技術人員可以於閱讀先前針對圖2所示的時鐘產生器200的段落說明而輕易地了解基於延遲線的非諧波時鐘產生器1206的操作細節，故進一步的說明於此便不再贅述。D型觸發器1210會依據參考時鐘FREF的頻率fR與反饋時鐘CKV，的頻率fV，來產生全數字鎖相迴路1200的內部組件所使用的時鐘信號CKR。數字相位偵測器1202用以輸出多個相位誤差取樣(phaseerrorsample)，而相位誤差取樣源自於一參考相位與對應時鐘沿旋轉器1216輸出的一可變相位(variablephase)。舉例來說，該參考相位可得自於信道頻率指令字符(channelfrequencycommandword,FCff)以及反饋至數字相位偵測器1202的參考時鐘FREF，以及該可變相位可源自於反饋時鐘CKV』以及反饋至數字相位偵測器1202的參考時鐘FREF。數字迴路濾波器1204會參照數字相位偵測器1202所產生的相位誤差取樣，來產生一調整字符信號(timingwordsignal)至振蕩器模塊1212(其可包含有數字控制振蕩器)中。由於本領域技術人員應該可輕易地了解數字相位偵測器1202的操作細節，故進一步的說明於此便不另贅述。校正裝置1208用來校正時鐘沿旋轉器1216的時序不匹配，其中時鐘沿旋轉器1216運作在振蕩器(例如振蕩器功能模塊1212，其可通過振蕩器核心電路與分頻器的組合或者振蕩器核心電路與多個延遲組件的組合來予以實現)的多個相位下。校正裝置1208包含有一獲取模塊1232以及一校正模塊1234，獲取模塊1232用以獲取(capture)數字相位偵測器1202所產生的多個相位誤差取樣，而校正模塊1234則用以依據所獲取的多個相位誤差取樣來產生校正信號ADJ_1/ADJ_2至可調整延遲組件1221/1222，進而調整時鐘沿旋轉器1216的時序。需要注意的是，全數字鎖相迴路1200可能需要通過設定以操作在某些限定的信道頻率指令字符值(restrictedFCffvalue)下。更進一步來說，信道頻率指令字符的值的分數部分(fractionalpart)需要與邊沿旋轉器的周期的倒數對應。舉例來說，多路復用器1223具有三個輸入，因此，相位旋轉周期便是3，因此，信道頻率指令字符的值的分數部分應該要等於1/3或者2/3。在本實施例中，獲取模塊塊1232包含有一選擇器(selector)1M2、一多路分用器(demultiplexer,DEMUX)1244以及一儲存裝置1245。所要獲取的相位誤差取樣的個數等於時鐘沿旋轉器1216的周期性(periodicity)，舉例來說，多路復用器1223會周期性地依序選取一個沒有被特地施加延遲值的時鐘輸入、一個被特地施加有第一延遲值的時鐘輸入以及一個被特地施加有第二延遲值的時鐘輸入。由於多路復用器1223的切換順序可事先得知，因此，數字相位偵測器1202所產生的相位誤差取樣的發生時間點是可預測的，基於此，當控制信號SC被設定為計數值」0」時，選擇器1242便控制多路分用器1244將與沒有被特地施加延遲值的時鐘輸入對應的當前相位誤差取樣PO儲存至儲存裝置1245；當控制信號SC被設定為計數值」1」時，選擇器1242便控制多路分用器1244將與被特地施加了第一延遲值的時鐘輸入對應的當前相位誤差取樣Pl儲存至儲存裝置1245；以及當控制信號SC被設定為計數值」2」時，選擇器1242便控制多路分用器1244將與被特地施加了第二延遲值的時鐘輸入對應的當前相位誤差取樣P2儲存至儲存裝置1245。針對校正裝置1234來說，其包含有一計算電路1247以及一調整電路1248。計算電路1247用以依據儲存裝置1245中所暫存的多個相位誤差取樣來估測出時鐘沿旋轉器1216的時序不匹配，並且計算電路1247包含有多個減法器1246_1與1246_2以用於估測出相位誤差。由於沒有被特地施加延遲值的時鐘輸入可被視為具有正確延遲值的時鐘輸入，因此相位誤差取樣PO可作為一理想值。因此，減法器1246_1便可計算出相位誤差取樣Pl與相位誤差取樣PO之間的差值，來代表被特地施加有第一延遲值的時鐘輸入的相位誤差，以及減法器1246_2便可計算出相位誤差取樣P2與相位誤差取樣PO之間的差值，來代表被特地施加有第二延遲值的時鐘輸入的相位誤差。換句話說，計算電路1247藉由通過計算多個相位誤差取樣中一相位誤差取樣(例如P0)與剩餘相位誤差取樣(例如Pl及P》之間的差值，來估測出時鐘沿旋轉器1216的時序不匹配。調整電路1248用於依據計算電路1247的輸出來調整時鐘沿旋轉器1216的時序。更進一步來說，調整電路1248會產生校正信號ADJ_1與ADJ_2至可調整延遲組件1221與1222中，以控制可調整延遲組件1221與1222對延遲值進行調整。需要注意的是，當所估測出來的相位誤差為零或小到可以忽略時，則由調整電路1248所產生的校正信號ADJ_1/ADJ_2並不會改變目前設定給可調整延遲組件1221/1222的延遲值。再者，調整電路1248還可以具有累加(accumulation)功能並遵循本領域所知的最小均方(leastmeansquare,LMS)或最速下降(ste印estdescent)算法。因此，減法器1246_1所產生的多個估測出的相位誤差便會被累加以減輕噪聲的幹擾，以及一個經由累加處理過的相位誤差便會被參考來控制校正信號ADJ_1；同樣地，減法器1246_2所產生的多個估測出的相位誤差也可被累加以減輕噪聲的幹擾，以及一個經由累加處理過的相位誤差便會被參考來控制校正信號ADJ_2。此設計上的變化亦符合本發明的精神。假若振蕩器模塊1212所產生的時鐘信號1+在某些情況之下會不具任何相位誤差，則所獲取的相對應的相位誤差取樣便會是零，因此，計算電路1247可被省略，以及調整電路1248此時可直接參照相位誤差取樣Pl與P2來設定校正信號ADJ_1與ADJ_2，此設計上的變化也落入本發明的範疇。校正模塊1208會不停地調整/校正延遲值，直到相位誤差小到可以忽略為止。由於延遲校正的操作是基於實際獲取到的相位誤差取樣，而不是基於預測出來的相位誤差，因此，校正模塊1208經由適應性的(adaptive)校正延遲不匹配，來隨機地(stochastically)降低時鐘沿旋轉器1216的時序誤差，如圖13與圖14所示。圖13為延遲值被設定為可調整延遲組件1222的延遲校正模擬結果示意圖。圖14為延遲值被設定為可調整延遲組件1221的延遲校正模擬結果的示意圖。在第13圖與第14圖所示的延遲校正的範例中，頻率偏移為M51*(4/;3)MHz，中心頻率是M51MHz，以及參考時鐘頻率是^MHz，因此，信道頻率指令字符的值可設定為125.6667，其中整數部分(亦即12得自於小於2451*(4/3)/26的最大整數值，亦即[2451*(4/3)/26」=125,此外，分數部分(亦即0.6667)則是得自於2/3。需要注意的是，本發明所揭示的自動(autonomous)校正機制並非僅限定於全數字鎖相迴路的應用。舉例來說，只要校正裝置可獲得鎖相迴路的相位偵測器所產生的相位誤差信息，則自動校正機制便可應用於任何採用本發明的時鐘產生器(例如基於延遲線的非諧波時鐘產生器1206)的鎖相迴路中。以上所述僅為本發明的較佳實施例，凡依據本發明說明書所做的均等變化與修飾，皆應屬於本發明的涵蓋範圍。權利要求1.一種時鐘產生器，包含有一振蕩器模塊，用以提供具有多個相位的第一時鐘；一延遲電路，用以延遲該第一時鐘的該多個相位中的至少一個相位，以產生具有多個相位的第二時鐘；以及一輸出模塊，用以接收該第二時鐘並從該第二時鐘的該多個相位中選取信號以產生一第三時鐘，其中該第三時鐘與該第一時鐘之間具有一非諧波關係。2.如權利要求1所述的時鐘產生器，其中該輸出模塊包含有一多路復用器，用以根據一控制信號來對該第二時鐘的該多個相位進行多路復用處理，以產生一多路復用器輸出信號；一控制器，用以接收該多路復用器輸出信號，並依據該多路復用器輸出信號來產生該控制信號；以及一轉態電路，用以接收該多路復用器輸出信號，並依據該多路復用器輸出信號來產生該第三時鐘。3.如權利要求1所述的時鐘產生器，其中該延遲電路包含有一第一延遲單元，用以延遲該第一時鐘的該多個相位的至少一個以產生至少一個延遲相位；以及一第二延遲單元，用以延遲該第一延遲單元所產生的該多個延遲相位中的至少一個，以產生至少一個延遲相位，其中該第二時鐘的該多個相位包含有該第二延遲單元所產生的延遲相位以及該第一延遲單元所產生的延遲相位；該輸出模塊用以至少依據該第一時鐘的該多個相位來控制該第二時鐘的該多個相位的選取。4.如權利要求1所述的時鐘產生器，其中該振蕩器模塊包含有一互換電路，用以從該第一時鐘的該多個相位中交替地選取出一第一組相位以及一第二組相位，並輸出被選取的相位至該延遲電路。5.如權利要求1所述的時鐘產生器，其中該輸出模塊包含有一多路復用器，用以依據一控制信號來對該第二時鐘的該多個相位進行多路復用處理，以產生該第三時鐘；以及一控制器，用以接收該第三時鐘，並依據該第三時鐘來產生該控制信號。6.如權利要求1所述的時鐘產生器，其中該第一時鐘的該多個相位中的該至少一個相位由該第一時鐘的該多個相位中的另一個相位被延遲一個相位偏移所產生。7.一種時鐘產生器，包含有一振蕩器模塊以及一輸出模塊；該振蕩器模塊用以提供具有多個相位的一第二時鐘，該振蕩器模塊包含有一振蕩器電路，用以提供一第一時鐘；以及一延遲鎖定迴路，用以依據該第一時鐘來產生該第二時鐘；該輸出功能模塊用以接收該第二時鐘，並從該多個相位中選取信號以產生一第三時鐘，其中該第三時鐘與該第一時鐘之間具有一非諧波關係。8.如權利要求7所述的時鐘產生器，其中該輸出模塊包含有一多路復用器，用以依據一控制信號來對該多個相位進行多路復用處理，以產生一多路復用器輸出信號；以及一控制器，用以接收該多路復用器輸出信號，並依據該多路復用器輸出信號來產生該控制信號。9.如權利要求7所述的時鐘產生器，其中該輸出模塊包含有一多路復用器，用以依據一控制信號來對該多個相位進行多路復用處理，以產生該第三時鐘；以及一控制器，用以接收該第三時鐘，並依據該第三時鐘來產生該控制信號。10.如權利要求7所述的時鐘產生器，其中該延遲鎖定迴路包括多個延遲組件，每個該延遲組件用以依據輸入的控制信號，對該第一時鐘的多個相位進行延遲，以產生具有多個相位的該第二時鐘；以及一相位偵測器，用以比較該第一時鐘的一個相位與該輸出時鐘的一個相位，以產生一誤差信號，並將該誤差信號反饋至所有的該延遲組件以作為所有的該延遲組件的該控制信號。11.一種時鐘產生方法，包含有提供具有多個相位的一第一時鐘；延遲該第一時鐘之該多個相位中的至少一個相位，以產生具有多個相位的一第二時鐘；以及從該第二時鐘的該多個相位中選取信號以產生一第三時鐘；其中該第三時鐘與該第一時鐘之間具有一非諧波關係。12.如權利要求11所述的時鐘產生方法，其中產生該第三時鐘的步驟包含有根據一控制信號來對該第二時鐘的該多個相位進行多路復用處理，以產生一多路復用器輸出信號；依據該多路復用器輸出信號來產生該控制信號；以及依據該多路復用器輸出信號來產生該第三時鐘。13.如權利要求11所述的時鐘產生方法，其中延遲該第一時鐘的該多個相位中的該至少一個相位的步驟包含有延遲該第一時鐘的該多個相位以產生多個第一延遲相位；以及延遲該多個延遲相位中的至少一個，以產生至少一個第二延遲相位；其中該第二時鐘的該多個相位包含有該第一延遲相位以及該第二延遲相位；產生該第三時鐘的步驟包含有至少依據該第一時鐘的該多個相位來控制該第二時鐘的該多個相位的選取。14.如權利要求11所述的時鐘產生方法，其中延遲該第一時鐘的該多個相位中的該至少一個相位的步驟包含有依據一控制信號對該第一時鐘信號的多個相位進行延遲，以產生具有多個相位的該第二時鐘；比較該第一時鐘的一個相位與該第二時鐘的一個相位，以產生一誤差信號，並將該誤差信號作為該控制信號。15.如權利要求11所述的時鐘產生方法，其中提供具有該多個相位的該第一時鐘的步驟包含有通過從該第一時鐘的該多個相位中交替地選取出一第一組相位以及一第二組相位，來輸出被選取的相位。16.如權利要求15所述的時鐘產生方法，其中產生該第三時鐘的步驟包含有依據一控制信號來對該第二時鐘的該多個相位進行多路復用處理，以產生該第三時鐘；以及依據該第三時鐘來產生該控制信號。17.如權利要求11所述的時鐘產生方法，其中該第一時鐘的該多個相位中的該至少一個相位由該第一時鐘的該多個相位中的另一個相位被延遲一個相位偏移所產生。全文摘要本發明提供時鐘產生器及時鐘產生方法。該時鐘產生器具有振蕩器模塊、延遲電路及輸出模塊。振蕩器模塊提供具有多個相位的第一時鐘。延遲電路延遲第一時鐘的多個相位中的至少一個，產生具有多個相位的第二時鐘。輸出模塊從第二時鐘的多個相位中選取信號以產生第三時鐘，其中第一、第三時鐘之間具有非諧波關係。本發明的時鐘產生器與時鐘產生方法，用以產生與輸入時鐘具有非諧波關係的輸出時鐘，以解決時鐘沿旋轉器的時序不匹配的問題。文檔編號H03L7/099GK102377428SQ20111021017公開日2012年3月14日申請日期2011年7月26日優先權日2010年7月27日發明者王琦學,羅伯·伯根·史塔斯魏奇申請人:聯發科技股份有限公司