動態可重配置處理器的製作方法

2023-08-01 07:23:11 6

專利名稱：：動態可重配置處理器的製作方法
技術領域：
：這裡公開的實施例涉及邏輯電路開發，更具體而言涉及用於設計、開發和製造專用定製LSI的技術。
背景技術：
：在使用包括專用集成電路(ASIC)的定製LSI的領域，為了縮短改變規格或開發產品的周期，諸如現場可編程門陣列(FPGA)或可編程邏輯器件(PLD)等能夠自由改變處理器中的邏輯電路的配置的可編程邏輯電路已被廣泛使用。但是，由於定製LSI所需的邏輯電路的配置變得複雜並且其規模增大，出現了在FPGA或PLD中必須提供多個算術邏輯單元(ALU)的問題。在大規模邏輯電路中，考慮到所有組件不是總在工作，因此日本專利申請JP-ANo.2003-198362和JP-ANo.2003-029969中建議了可以動態重配置過程的邏輯電路的動態邏輯電路可重配置過程。在設計和開發定製LSI的系統時，必須確定哪些應用由硬體實現，哪些應用由軟體實現。如果所有應用都可由硬體實現，則可以實現高操作速度和低功耗。但是，諸如與晶片製造、設計周期和硬體設計者等有關的設計和開發成本增加了。相反，如果在通用處理器上操作的軟體實現所有應用，則很難達到所需的系統性能，但是設計和開發成本降低了。軟體開發者開發定製LSI時的一個問題是開發者通常使用諸如"Verilog-HDL"或"VHDL"等軟體開發者一般不熟悉的硬體描述語言(HDL)來描述定製LSI的規格。一般需要大量時間來準備所述HDL的代碼，因為該代碼具有大量描述。此外，通常需要很長時間來執行代碼的編譯或仿真。諸如C語言等高度抽象的高級語言或建模工具主要用於檢查應用於LSI的算法。但是，如果邏輯電路是使用以高級語言創建的算法準備的，則被檢查的算法應當用HDL重寫，從而準備時間增加。此外，一個潛在問題在於一旦用HDL創建了邏輯電路配置，就很難改變算法。另一個問題在於軟體開發者通常必須考慮操作合成步驟中的特定硬體限制。
發明內容本發明公開了從用高級語言描述的應用程式生成用於執行應用程式的處理器的指令集體系結構(此後稱為"ISA")和一系列邏輯電路配置信息的技術。本發明還涉及可以通過向動態邏輯電路可重配置處理器應用所生成的ISA和邏輯電路配置信息來在短時間內設計、開發和製造專用定製LSI的定製LSI開發平臺技術。此外，本發明還公開了一種動態可重配置處理器，其可使用所生成的邏輯電路配置信息而被重配置。本發明的目的在於提供定製LSI開發平臺，其中當軟體開發者在用例如C語言這樣的高級語言準備應用程式時，指令集體系結構(ISA)和邏輯電路配置信息被基於所創建的應用程式自動生成。所生成的ISA和邏輯電路配置信息隨後被自動應用於動態可重配置邏輯電路處理器。本發明的另一目的在於提供從用高級語言創建的應用程式生成ISA和邏輯電路配置信息的軟體模塊，以及所生成的ISA和邏輯電路配置信息被自動應用於的動態邏輯電路可重配置處理器。本發明的另一目的在於提供用於從用高級語言創建的應用程式生成ISA和邏輯電路配置信息的程序。根據本發明的第一方面，提供了一種包括處理器和軟體模塊的定製LSI開發平臺。該處理器是動態邏輯電路可重配置處理器。軟體模塊包括ISA生成器，用於生成處理器的ISA;以及邏輯電路配置生成器，用於從構成所述處理器的邏輯電路的可編程元件(PE)的布圖布置信息和所述ISA生成邏輯電路配置信息。所述ISA生成器包括用於提取用高級語言描述的程序的指令模式的裝置，以及用於將所提取的指令模式與存儲在庫中的定製指令的模式相比較的裝置。此外，所述ISA生成器包括用於將所提取的指令替換為所述定製指令和/或所述定製指令的組合的裝置。所述ISA生成器還包括作為用於調用所提取的定製指令的裝置的函數調用，以及用於生成包括處理器的控制指令的中間代碼的裝置。軟體模塊包括用於將中間代碼和定製指令轉換為目標代碼的裝置。軟體模塊還包括用於從邏輯電路配置信息生成邏輯電路配置目標代碼的裝置，以及用於仿真ISA的性能的仿真器。在該實施例中，軟體模塊還包括用於在將所提取的指令替換為定製指令的過程期間未被替換為定製指令的指令生成為新定製指令的創建器。所述處理器包括動態可重配置邏輯電路、用於存儲定製指令的邏輯電路配置信息的配置存儲器，以及用於存儲所提取的定製指令的存儲器。此外，處理器還包括用於臨時保存執行所提取的定製指令的結果的寄存器文件，以及用於從配置存儲器讀取對應於定製指令的邏輯電路配置信息並在執行定製指令時重配置動態可重配置邏輯電路的控制器。此外，控制器還可以包括用於在訪問存儲器時存儲變址的變址寄存器，而處理器還可包括用於存儲變址寄存器的值的棧。根據本發明的第二方面，提供了一種用於生成處理器的ISA的方法，包括從用高級語言描述的程序提取指令模式；將所提取的指令模式與庫中存儲的定製指令的模式相比較；以及將所提取的指令替換為定製指令和/或定製指令的組合，以便生成ISA。在一些實施例中，提取被替換為定製指令的邏輯元件連接信息，並生成ISA以包括邏輯元件連接信息。此外，邏輯元件連接信息可被存儲在庫中以便與定製指令相關聯。程序指令中在用於將程序指令替換為定製指令和/或定製指令的組合的過程中未被替換為定製指令的指令被創建為新定製指令，並被添加到庫以便再次提取定製指根據本發明的第三方面，提供了一種用於生成處理器的邏輯電路配置信息的方法，包括提取用高級語言描述的程序的指令模式，將所提取的指令模式與定製指令的模數相比較，並將所提取的指令替換為定製指令和/或定製指令的組合。在該實施例中，該方法還包括從與定製指令相關聯的邏輯元件連接信息和處理器的可編程元件的布圖布置信息生成邏輯電路配置信息。在這些實施例中，邏輯元件連接信息可被存儲在庫中，處理器可以是動態邏輯電路可重配置處理器。根據本發明的第四方面，提供了一種包括可操作來接收多個程序指令的動態可重配置微處理器，其中程序指令包括至少第一和第二指令集。此外，處理器包括與程序棧電通信的可重配置邏輯電路，其中可重配置邏輯電路具有可互換的第一和第二數據路徑，其中要根據第一指令集操作的數據經過第一數據路徑，要根據第二指令集操作的數據經過第二數據路徑。在處理器的這些實施例中，可重配置邏輯電路可根據微處理器正在執行與第一還是第二指令集相對應的指令而被重配置。根據第五方面，本發明公開了動態重配置處理電路的方法。在一個實施例中，該方法包括接收要由處理電路執行的多個程序指令，其中程序指令包括至少第一和第二指令集。該方法還包括當根據第一指令集操作數據時將可重配置邏輯電路配置到第一數據路徑，當根據第二指令集操作數據時將可重配置邏輯電路配置到第二數據路徑；根據本發明的第六方面，提供了一種動態邏輯電路可重配置處理器。該處理器可以包括動態可重配置邏輯電路、用於存儲用於構成動態可重配置邏輯電路的可編程元件(PE)的每個指令的布圖布置信息的配置存儲器、用於臨時保存執行指令的中間結果的寄存器文件、用於存儲指令的存儲器，以及用於管理處理器(包括指令的執行順序)的控制。該控制器還包括用於在訪問存儲器時存儲變址的變址寄存器，而處理器還包括用於存儲變址寄存器的值的桟。根據本發明的第七方面，提供了包含在計算機中執行的用於生成動態邏輯電路可重配置處理器的指令集體系結構的一組指令的計算機可讀介質。所述一組指令提供以下步驟從用高級語言描述的處理器的應用程式中的指令提取指令模式；將所提取的指令模式與庫中存儲的一個或多個定製指令的模式相比較；以及將程序中的指令替換為一個或多個定製指令以便生成指令集體系結構。在第八方面中，指令還包括從與指令集中包括的一個或多個定製指令相關聯的邏輯元件連接信息和從處理器的至少一個可編程元件的布圖布置信息生成邏輯電路配置信息的步驟。為了更完整地理解本公開、這裡的系統和方法的優點，現在結合附圖參考下面的描述，在附圖中圖1是示出了根據本發明的定製LSI開發平臺的一個實施例的整個結構的框圖2是軟體模塊的一個實施例的詳細框圖；圖3是ISA生成器的一個實施例的詳細框圖4是根據本發明的動態邏輯電路可重配置處理器的一個實施例的框圖5是根據本發明的動態邏輯電路處理器的一個實施例的功能框圖；圖6是示出了指令格式的結構的示意圖7是示出了根據本發明實施例的可重配置數據路徑的結構的示意圖8是示出了根據所公開原理進行的AES加密過程的流程的示意圖9是AES加密過程的中間代碼的示例性描述；圖IO是AES加密過程的中間代碼的另一示例性描述；以及圖11是根據所公開的原理進行的DES加密過程的流程圖。具體實施例方式本發明公開了生成處理器的指令集體系結構(此後稱為"ISA")和一系列邏輯電路配置信息以便從用高級語言描述的應用程式執行應用程式的技術。此外，本發明還涉及可以通過將所生成的ISA和邏輯電路配置信息應用於動態邏輯電路可重配置處理器來在短時間內設計、開發和製造專用定製LSI的定製LSI開發平臺技術。根據所公開的原理，軟體開發者可以採用所公開的技術來開發應用，而不考慮硬體特性。因此可減少開發所需的整個執行周期數，於是可以在短時間內開發專用定製LSI。此外，可以實現用於開發定製LSI的屬性的共性(平臺)，從而使設計和開發屬性標準化。在詳細描述所公開的技術之前，應當首先定義本公開全文中使用的一些術語。在本公開中，"動態邏輯電路可重配置處理器"是具有根據指令來動態重配置和處理處理器中的邏輯電路的處理器。"定製LSI"是包括根據需要被設計和製造的專用集成電路(ASIC)的LSI。"定製指令"是由過程執行並由用戶定義的指令。"指令集"是處理器中包括的一系列指令代碼。"指令集體系結構"(ISA)由生成處理器的邏輯電路配置信息所需的邏輯元件連接信息和指令集構成。"邏輯元件連接信息"例如是定義以此順序排列的AND(與)電路、OR(或)電路和XOR(異或)電路的信息。相應地，在動態邏輯電路可重配置處理器的邏輯電路中，不包括關於AND電路、OR電路或XOR電路位於何處或什麼導線將AND電路、OR電路和XOR電路彼此連接的信息。"定製邏輯電路"是用於實現定製指令的邏輯電路，並且是由於性能需要而不能在通用處理器中實現的電路或功能。"平臺"是由可被用來實現不同的定製邏輯電路的公共硬體和軟體構成的系統。"數據路徑"是用於執行定製指令的處理器的邏輯電路。"可編程元件"是用於構造諸如AND電路、OR電路、XOR電路或ALU電路等邏輯電路的元件。現在依照這些定義參考圖1，其示出了根據本發明的定製LSI開發平臺1的一個實施例的整體結構的框圖。定製LSI開發平臺1包括動態邏輯電路可重配置處理器20和軟體模塊10。軟體模塊10由一系列軟體構成，所述一系列軟體用於針對每個定製指令生成用於動態改變動態邏輯電路可重配置處理器20中的ISA和動態邏輯電路可重配置處理器20中的可重配置邏輯電路24(可重配置數據路徑)的邏輯電路配置信息。如果軟體開發者用C語言描述源程序100，則ISA生成器110生成和編譯中間代碼111和ISA112以便生成程序目標代碼141和邏輯電路配置目標代碼142。動態邏輯電路可重配置處理器20處理輸入數據27的操作，同時基於程序目標代碼141和邏輯電路配置目標代碼142針對每個定製指令改變可重配置邏輯電路24，並且輸出數據28作為最終結果。圖2是圖l所示的軟體模塊10的詳細框圖。如果應用C源程序100，則ISA生成器110啟動並分析C源程序100的指令結構。此外，在定製指令庫160中存儲有事先定義的多個定製指令。ISA生成器110提取在C源程序100中正被使用或被重複使用的指令的模式，將其與庫160中的定製指令的模式相比較，將C源程序100中的指令替換為定製指令，並生成中間代碼111和ISA112。中間代碼111由定製指令的函數調用和控制指令構成，ISA112由定製指令和邏輯元件連接信息構成。中間代碼lll被編譯器120編譯成彙編代碼121，然後變為程序目標代碼141。此外，編譯器120將中間代碼111和ISA112的定製指令(例如將乘法定義成"X"的定製指令)編譯成彙編代碼121。ISA112的定製指令與中間代碼111一起被編譯器120轉換成彙編代碼121，然後被彙編器140變為程序目標代碼141。邏輯電路配置生成器130從ISA112的邏輯元件連接信息和可重配置邏輯電路24的可編程元件(PE)的布圖布置信息1310生成邏輯電路配置信息1311。然後，它通過彙編器140將其轉換為邏輯電路配置目標代碼142。軟體模塊還包括用於仿真ISA112的性能(具體而言是程序目標代碼141和邏輯電路配置目標代碼142)的仿真器170。圖3是ISA生成器IIO的詳細框圖。如圖3所示，模式模塊1110參考庫160提取在C源程序100中正被使用或重複使用的指令，將所提取的指令的模式與存儲在庫160中的定製指令的模式相比較，並將相同指令替換為定製指令(1140)。未被模式模塊1110作為定製指令提取的(未作為定製指令被事先創建的)各個指令被創建器150新定義和創建，或者如果所述各個指令可以被合成為已有的定製指令，則它們被合成為己有的定製指令並被定義為新定製指令(1160)。庫160的定製指令總是通過定製指令(1160)的添加和合成而被更新。模式模塊1110將C源程序100的指令替換為定製指令，直到C源程序IOO可被執行。這包括被覆蓋指令1120和未被覆蓋指令1130。此外，模式模塊1110參考邏輯元件連接信息(與定製指令相關聯並存儲在庫160中)和PE的布圖布置信息1150，針對每個定製指令生成可重配置邏輯電路24的邏輯電路配置信息。因此，ISA生成器110產生(1170)ISA112和中間代碼lll。圖4是示出了根據本發明實施例的動態邏輯電路可重配置處理器20的框圖。動態邏輯電路可重配置處理器20包括可重配置數據路徑(可重配置邏輯電路)24並通過順序控制執行程序。動態邏輯電路可重配置處理頁器20執行C源程序100的過程內容，同時針對每個步驟重置邏輯電路配置。此外，步驟是執行一個指令，包括設置邏輯電路配置和執行操作，所需的時段。此外，邏輯電路配置信息是用於執行定製指令的可重配置邏輯電路的配置信息。動態邏輯電路可重配置處理器20包括控制器21、棧22、配置存儲器23、可重配置數據路徑24、寄存器文件25和存儲器26。控制器21執行動態邏輯電路可重配置處理器20的整個管理，例如配置數據加載和存儲器26中的數據的加載。控制器21包括形成於其中的7個22位變址寄存器211，並且可使用變址寄存器211的值來訪問存儲器26。此外，控制器21連接到用於存儲變址寄存器211的值的棧22。存儲器26是用於存儲動態邏輯電路可重配置處理器20的指令的存儲器件。圖5示出了圖4所示動態邏輯電路處理器20的功能框圖。該功能圖示出了根據所公開的原理，從高級語言源程序動態重配置邏輯電路。如上所述，ISA生成器分析高級源程序IOO的指令結構。ISA生成器提取在C源程序100中正被使用或重複使用的指令的模式，並將其與庫中的定製指令的模式相比較。然後，ISA生成器將源程序100中的指令替換為定製指令，並生成中間代碼(見上文)和ISA112。ISA112由(一個或多個)定製指令和邏輯元件連接信息構成。邏輯電路配置信息是從ISA112的邏輯元件連接信息和可重配置數據路徑24的PE的布圖布置信息生成的。然後，邏輯電路配置信息被轉換成邏輯電路配置目標代碼142。這一般是由彙編器(例如上述彙編器140)完成的。根據一個實施例，可以創建多個邏輯電路配置信息目標代碼142的集合。在圖5中，這些目標代碼的示例被標記為142a、142b、142c，但是對可以生成的各目標代碼的數量沒有限制，並且在示例性實施例中，使用最合適的指令集。每個目標代碼集l42a、142b、142c規定了動態可重配置邏輯電路24中的相應配置。它們被分別標記為24a、24b、24c，並代表包括邏輯電路24的可編程邏輯元件中的分別的配置。一旦創建了所需的邏輯電路24配置，該實施例中就使用64位寄存器來利用選定配置執行所需代碼。這裡公開的動態可重配置邏輯電路處理器20可被重配置來提供一般由多個專門處理單元提供的處理操作。例如，在一個時間點，處理器20可被配置為充當計算機的中央處理單元，而在第二時間點，它被配置為充當專用處理器，然後在第三時間點，它被配置為充當數位訊號處理器。通過利用單個處理器20提供這裡公開的功能，所公開的原理縮小了整體器件大小和空間。此外，處理能力的靈活性增加而不增加製造成本。具體而言，處理器20中的邏輯元件被映射到要被執行的特定應用。因此，利用所公開的技術，每個應用被更高效地執行，因為每個不同應用是由針對每個應用重配置的硬體執行的。此外，處理器20的這種重配置是根據要被處理的應用代碼自動實現的。圖6示出了存儲器26存儲的指令格式的結構。在圖6中，在部分"Exe-Non"中，確定指令是通過可重配置數據路徑24的操作執行，還是僅通過操縱變址寄存器211的值而不使用可重配置數據路徑24來執行。如果指令是通過可重配置數據路徑24的操作執行的，則其中存儲有足夠配置數據的配置存儲器23的地址被存儲，並且用於該操作的寄存器文件25被指定。如果指令是通過操縱變址寄存器211的值來執行的，則操作內容和用於操作的變址寄存器211被指定。如果在部分"ImData"中指定存儲器地址，則存儲器26和變址寄存器211之間的數據交換可被執行。在部分"Flow-Code"中，程序的執行順序控制可被指定，並且如果分支條件可被指定，則可使用可重配置數據路徑24處的操作結果來分支處理。部分"Dt—Adr"和"Rel一Adr"被用於指定相關地址。部分"Work—Rate"可被用於指定在可重配置數據路徑24根據過程內容以1、2、4或8個時鐘周期執行過程時的時鐘周期數。簡要回看圖4，配置存儲器23是用於存儲配置數據的存儲器。配置存儲器23可以存儲定製指令的128個配置數據。寄存器文件25是用於存儲可重配置數據路徑24的每個PE處的操作結果，並將它傳送到不同功能的寄存器。一個字具有256位寬度。寄存器文件25連接到可重配置數據路徑24的PE，存儲的寄存器文件25的位位置根據用於輸出數據的PE的位置確定。圖7示出了根據本發明的實施例的可重配置數據路徑24的結構。在可重配置數據路徑24中，PE被布置在16行X8列中。PE具有6個輸入和兩個輸出，並且可以向輸入分配任意邏輯功能。PE通過垂直線路(VL)和水平線路(HL)彼此連接。VL連接到一列的各個PE，每個VL連接到HL。切換單元(SW)控制信號從VL到HL或從HL到VL的交換。VL具有64位寬度，其數量為8，HL具有64位寬度，其數量為7。此外，64位數據可一次從存儲器被加載到可重配置數據路徑24。在動態邏輯電路可重配置處理器20中，控制器21從存儲器26讀取程序，並確定指令使用可重配置數據路徑24還是僅操作變址寄存器211的值。在使用可重配置數據路徑24的情形下，控制器21從程序中指定的配置存儲器23的地址讀取足夠的配置數據，並將該數據加載到可重配置數據路徑24。如果配置(邏輯電路配置)固定了，則可重配置數據路徑24執行輸入數據的處理。在每個PE中執行的操作結果可被輸出到VL並寫入寄存器文件25。作為中間結果，數據可被傳送到獨立的函數並且可被使用。通過使用寄存器文件25，大型過程可被劃分為多個函數並可被隨後執行。在使用變址寄存器211的值的情形下，由於在變址寄存器211中準備操作電路，因此在程序中指定的操作在操作電路中被執行，並且被過渡到下一指令。實施例1:通過使用根據本發明實施例的軟體模塊10和動態邏輯電路可重配置處理器20，開發出增強加密標準(AES)的加密定製LSI。AES被選擇作為用於替換數據加密標準(DES)的標準加密方法。ISA是從用C語言創建的AES的程序生成的，AES加密過程在動態邏輯電路可重配置處理器20中執行，以便執行性能評估。在AES中，明文的位數或密鑰的位數是可以選擇的。但是，在本實施例中，它們都被設置為128位。圖8示出了AES加密過程的流程。首先，稱為"State"的二維布置的數據格式明文被布置。輪轉密鑰(roundkey)被生成(SI)，State和輪轉密鑰的異或被執行(S2)。輪轉函數被執行預定次數。在本實施例中，輪轉函數在以下條件下被執行9次。通過以下4個轉換來執行輪轉函數。首先，具有8位輸入和8位輸出(byte-sub)的s-box轉換過程被執行(S3)。接下來，用於執行關於行的字節單元的循環移位的Shift-Row被執行(S4)。接下來，針對每列的矩陣操作Mix-Column被執行(S5)。此外，State和輪轉密鑰的異或(Add-Round-Key)被執行(S6)。步驟S3到S6被重複執行9次。最後，Byte-sub(S7)、Shift-Row(S8)禾nAdd-Round-Key(S9)被執行，並且獲得密文(Encrypted)(S10)。四個轉換過程Byte-sub、Shift-Row、Mix-Column和Add-Round-Key成為加密過程的核心。當執行這四個轉換過程時，用於實現每個轉換過程的定製指令被創建。在該實施例中，Byte-sub、Shift-Row、Mix-Column禾口Add-Round-Key被分別劃分成32位、128位、64位和128位的單元。因此，用於劃分和組合數據的指令被添加。圖9和圖10是用C語言描述的AES加密過程的中間代碼111的示例，包括Byte-sub、Shift-Row、Mix-Column和Add-Round-Key。如圖9和圖10所示，AES加密過程的主例程(mainroutine)是"encrypt"函數。在圖9的中間代碼中，定製指令的頭部被附著以"vul-"。因此，在整個過程中獲得309個周期，在加密過程中獲得79個周期。實施例2:DES是美國標準與技術研究院(NationalInstituteofStandardsandTechnology)規定的加密標準。通過輸入64位明文和56位密鑰作為在加密和解密中使用相同密鑰的公共密鑰加密，輸出64位密文。在DES加密過程中，64位的串被首先輸入並經歷基於換位表的初始換位。經換位的位串被按32位劃分。經劃分的位串分別被利用密鑰和加密函數F被加密。密鑰使用從輸入的56位密鑰生成的48位輪轉密鑰。該過程被執行16次，所創建的左和右位串被組合以執行最終換位。因此，結果被輸出作為密文。圖11是DES加密過程的流程圖。在動態邏輯電路可重配置處理器20的DES加密過程中需要6個定製指令。表1示出了在DES加密過程中使用的定製指令及其內容。表ltableseeoriginaldocumentpage23首先，通過指令0，56位密鑰被從存儲器輸入到可重配置數據路徑24，並且其換位被同時執行。類似地，通過指令1，64位明文被輸入，並且其初始換位被同時執行。接下來，根據輪轉號碼，通過指令2或3執行密鑰的循環移位。在指令4中，密鑰的縮減換位和加密F函數通過一個指令被執行。指令之間的數據交換是通過寄存器文件25執行的。該輪轉過程被執行16次。在圖11中，該重複過程被條件分支過程執行，但是在本實施例中，該重複過程被展開並被順序執行。這是為了減小設計電路規模，因為為了執行條件分支過程，必須製造用於確定輪轉號碼的冗餘電路。最後執行初始換位的反轉，64位密文在存儲器中輸出。表2示出了在由動態邏輯電路可重配置處理器20執行DES加密過程時的操作頻率和吞吐量。在本實施例中，DES加密過程的操作頻率是6.25MHz。作為比較，表2示出了由IntelPentium4執行DES加密過程的結果。'表2tableseeoriginaldocumentpage23Pentium4的DES加密過程是通過編譯C語言的DES加密過程的規範的說明來執行的。在編譯選項中使用-02。從表2看，動態邏輯電路可重配置處理器20的DES加密過程表現出比IntelPentium(註冊商標)4的DES加密過程高3.8倍的性能。這是因為在DES加密過程中可以使用這樣的特性，即充當動態邏輯電路可重配置處理器20的組件的PE可以以一位為單元向輸入分配任意邏輯功能。在DES加密過程中，一位單元的換位或替換被重複。在諸如IntelPentium4等32位微處理器中，在以一位為單元執行過程時需要提取一位的過程。在以一位為單元的換位過程中，動態邏輯電路可重配置處理器20的PE將數據從寄存器文件25輸入到可重配置數據路徑24，將其移動到指定的位位置，並將其再次存儲在寄存器文件25中。因此，通過一個指令，可以執行大量數據換位過程。另外，由於PE可以向輸入分配任意邏輯功能，所以依賴於數據的多個過程被一個指令合成和執行，從而減少了所執行的時鐘周期數。在可重配置數據路徑24的DES加密過程中，64位明文加密所需的時鐘周期數是70個周期。總之，本發明提供了定製LSI開發平臺，其中當軟體開發者用高級語言(例如C語言)準備應用程式時，ISA和邏輯電路配置信息被基於所創建的應用程式自動生成。所生成的ISA和邏輯電路配置信息隨後被自動應用到動態可重配置邏輯電路處理器。因此，所公開的原理可被用作為設計和開發定製LSI以及製造專用定製LSI的平臺。雖然上面已經描述了所公開的原理的各種實施例，但是應當理解，它們僅是示例性而非限制性的。因此，本發明的精神和範圍不應限於上述任意示例性實施例，而是僅根據本公開公布的任意權利要求及其等同物來限定。此外，所描述的實施例中提供了上述優點和特徵，但是它們不應當限制實現任意或全部上述優點的過程和結構的所公布的權利要求的應用。此外，這裡的各部分的標題被提供以與37CFR1.77的建議相一致，或者提供組織提示。這些標題不應限制或限定本公開公布的任意權利要求中列出的發明。具體例如，雖然標題是"
技術領域：
"，但是這些權利要求不應受限於在該標題下選擇的用於描述所謂的
技術領域：
的語言。此外，"
背景技術：
"中對技術的描述不應被理解為承認該技術是本公開中任意發明的現有技術。"技術內容"也不應被理解為在所公布的權利要求中列出的對發明的限定。此外，本公開中對"發明"的單數引用不應被用來證明本公開中只有單個創新點。根據本公開公布的多個權利要求的限制，可以列舉多個發明，因此這些權利要求定義了受保護的發明及其等同物。在所有情形下，這些權利要求的範圍應被理解為它們在本公開中體現出的本質，而不應受限於這裡列舉的標題。可以在不脫離本發明的廣泛精神和範圍的情況下作出各種實施例和改變。上述實施例意在說明本發明，而非限制本發明的範圍。本發明的範圍由所附權利要求而非實施例示出。在本發明的權利要求的等同物的意義內和權利要求範圍內作出的各種修改應被認為落在本發明的範圍內。本發明基於2004年11月30日提交的日本專利申請No.2004-345400、2005年11月24日提交的日本專利申請No.2005-338457和2005年11月4日提交的美國專利申請No.11/267,026，並且包括說明書、權利要求書、附圖和摘要。上述日本專利申請的全部公開內容通過引用結合於此。權利要求1.一種動態可重配置微處理器，包括可操作來接收多個程序指令的程序棧，所述程序指令包括至少第一和第二指令集；以及與所述程序棧進行電通信的可重配置邏輯電路，所述可重配置邏輯電路具有可互換的第一和第二數據路徑，其中要根據所述第一指令集被操作的數據經過所述第一數據路徑，要根據所述第二指令集被操作的數據經過所述第二數據路徑，並且其中，所述可重配置邏輯電路可根據所述微處理器正在執行與所述第一還是所述第二指令集相對應的指令而被重配置。2.根據權利要求1所述的動態可重配置微處理器，其中所述程序棧是程序控制器的一部分，並且其中所述程序控制器提供從所述程序棧到所述可重配置邏輯電路的電通信。3.根據權利要求1所述的動態可重配置微處理器，其中所述第一指令集是通用指令集，並且其中所述第一數據路徑在功能上包括通用微處理器°4.根據權利要求3所述的動態可重配置微處理器，其中所述第二指令集是數位訊號處理指令集，並且其中所述第二數據路徑在功能上包括數位訊號處理器。5.根據權利要求4所述的動態可重配置微處理器，其中所述數位訊號處理指令集針對數據加密或解密而被優化。6.根據權利要求1所述的動態可重配置微處理器，其中在所述程序棧中接收的程序指令包括至少第三指令集，並且其中所述可重配置邏輯電路還包括第三數據路徑，其中要根據所述第三指令集被操作的數據經過所述第三數據路徑，其中所述可重配置邏輯電路可操作來根據正在執行與第一、第二還是第三指令集相對應的指令而被重配置。7.根據權利要求1所述的動態可重配置微處理器，其中所述程序桟還與所述可重配置邏輯電路進行電通信。8.根據權利要求7所述的動態可重配置微處理器，其中從所述程序棧到所述可重配置邏輯電路的電通信經過存儲所述可重配置邏輯的至少一種配置的配置存儲器。9.根據權利要求7所述的動態可重配置微處理器，其中所述可重配置邏輯電路包括可被互換地選擇的可編程元件的陣列，其中所述可編程元件的陣列的第一子集是所述第一數據路徑的一部分，並且其中所述可編程元件的陣列的第二子集是所述第二數據路徑的一部分。10.根據權利要求9所述的動態可重配置微處理器，其中所述可編程元件的陣列中的至少一些可編程元件是所述第一數據路徑和所述第二數據路徑二者的一部分。11.根據權利要求1所述的動態可重配置微處理器，其中所述第一和第二指令集中的至少一個和所述至少一個指令集在所述可重配置邏輯電路中的相應數據路徑適應於在所述微處理器體系結構已根據未來的設計需耍被布圖之後被定義。12.根據權利要求11所述的動態可重配置微處理器，其中所述相應數據路徑包括可根據製造掩膜選項而被選擇的邏輯元件。13.根據權利要求11所述的動態可重配置微處理器，其中所述相應數據路徑包括可根據所述設計需要而被編程的可編程邏輯元件。14.根據權利要求13所述的動態可重配置微處理器，其中所述可編程邏輯元件包括現場可編程門陣列的門。15.根據權利要求13所述的動態可重配置微處理器，其中所述可編程邏輯元件包括可編程邏輯器件的門。16.根據權利要求1所述的動態可重配置微處理器，其中要根據所述第一或第二指令集操作的所述數據包括從源應用代碼生成的目標代碼。17.根據權利要求16所述的動態可重配置微處理器，其中所述可重配置邏輯電路可使用從所述源應用代碼生成的配置信息，根據所述微處理器正在執行與所述第一還是第二指令集相對應的指令而被重配置。18.—種動態重配置處理電路的方法，所述方法包括接收要被所述處理電路執行的多個程序指令，所述程序指令包括至少第一和第二指令集；當根據所述第一指令集操作數據時，將可重配置邏輯電路配置到第一數據路徑中；以及當根據所述第二指令集操作數據時，將可重配置邏輯電路配置到第二數據路徑中。19.根據權利要求18所述的方法，其中所述第一指令集是通用指令集，所述方法包括將可重配置邏輯電路配置到第一數據路徑中，所述第一數據路徑在功能上包括用於根據所述第一指令集來操作數據的通用微處理器o20.根據權利要求19所述的方法，其中所述第二指令集是數位訊號處理指令集，所述方法還包括將可重配置邏輯電路配置到第二數據路徑中，所述第二數據路徑在功能上包括用於根據所述第二指令集來操作數據的數位訊號處理器。21.根據權利要求20所述的方法，其中根據所述第二指令集來操作數據包括加密或解密數據。22.根據權利要求18所述的方法，其中接收多個程序指令還包括接收包括第三指令集的多個程序指令，其中所述方法還包括當根據所述第三指令集來操作數據時，將可重配置邏輯電路配置到第三數據路徑中。23.根據權利要求18所述的方法，還包括在配置存儲器中存儲所述可重配置邏輯的至少一種配置。24.根據權利要求18所述的方法，其中將可重配置邏輯電路配置到第一或第二數據路徑中包括配置可被互換地選擇的可編程元件的陣列，其中所述可編程元件的陣列的第一子集是所述第一數據路徑的一部分，所述可編程元件的陣列的第二子集是所述第二數據路徑的一部分。25.根據權利要求24所述的方法，其中所述可編程元件的陣列中的至少一些可編程元件是所述第一數據路徑和所述第二數據路徑二者的一部分。26.根據權利要求18所述的方法，其中將可重配置邏輯電路配置到所述第一或第二數據路徑中包括在根據未來的設計需要對所述微處理器體系結構進行布圖之後，將可重配置邏輯電路配置到第一或第二數據路徑中。27.根據權利要求26所述的方法，其中將可重配置邏輯電路配置到第一或第二數據路徑中包括根據製造掩膜選項來選擇可編程邏輯元件的陣列。28.根據權利要求26所述的方法，其中將可重配置邏輯電路配置到第一或第二數據路徑中包括根據所述設計需要來對所述邏輯元件編程。29.—種用於結構和電路開發的定製LSI開發平臺，所述平臺包括指令集生成器，用於生成處理器的指令集，所述指令包括來自至少第一和第二指令集的指令；編譯器，用於根據所生成的指令集生成指令；以及邏輯電路配置生成器，所述邏輯電路配置生成器生成動態可重配置邏輯電路中的第一和第二數據路徑的邏輯電路配置信息，其中所述第一和第二數據路徑提供可操作來執行分別從第一和第二指令集生成的指令的電路。30.根據權利要求29所述的定製LSI開發平臺，還包括根據邏輯電路配置信息被重配置並且可操作來執行用於LSI開發目的生成的指令的動態可重配置處理器。31.根據權利要求30所述的定製LSI開發平臺，其中所述指令集生成器可操作來從用高級語言描述的程序中的指令提取指令模式；將所提取的指令模式與庫中存儲的一個或多個定製指令的模式相比較；以及用所述一個或多個定製指令替換所述程序中的指令模式。32.根據權利要求31所述的定製LSI開發平臺，其中所述指令集生成器還可操作來將其生成的指令集提供給所述編譯器，從而所述編譯器可操作來生成所述指令。33.根據權利要求32所述的定製LSI開發平臺，其中所生成的指令包括目標代碼。34.根據權利要求31所述的定製LSI開發平臺，其中所述動態可重配置處理器還包括動態可重配置邏輯電路；配置存儲器，所述配置存儲器存儲所述一個或多個定製指令的邏輯電路配置信息；存儲器，所述存儲器保存所述一個或多個定製指令；寄存器文件，所述寄存器文件臨時保存執行所述一個或多個定製指令的結果；以及控制器，所述控制器從所述配置存儲器讀取與所述一個或多個定製指令相對應的邏輯電路配置信息，並在執行所述一個或多個定製指令時重配置所述動態可重配置邏輯電路。35.根據權利要求34所述的定製LSI開發平臺，其中所述控制器還包括用於當訪問所述存儲器時存儲變址的變址寄存器。36.根據權利要求35所述的定製LSI開發平臺，其中所述處理器還包括用於存儲所述變址寄存器的值的棧。37.根據權利要求31所述的定製LSI開發平臺，還包括創建器，所述創建器用於當所述程序中的指令被所述一個或多個定製指令替換時，將未被所述一個或多個定製指令替換的程序中的指令生成為新定製指令。38.—種用於生成處理器的指令集體系結構的方法，所述方法包括從用高級語言描述的程序中的指令提取指令模式；將所提取的指令模式與庫中存儲的一個或多個定製指令的模式相比較；以及用所述一個或多個定製指令替換所述程序中的指令，以便生成所述指令集體系結構。39.根據權利要求38所述的方法，還包括提取與被所述定製指令替換的指令相關聯的邏輯元件連接信息，並從所述邏輯元件連接信息和所述定製指令生成所述指令集體系結構。40.根據權利要求39所述的方法，還包括在所述庫中存儲所述邏輯元件連接信息以便與所述定製指令相關聯。41.根據權利要求40所述的方法，其中所述處理器是動態可重配置邏輯電路處理器。42.根據權利要求38所述的方法，還包括向一個或多個定製指令的庫添加新定製指令，所述新定製指令包括在所述替換期間未被所述一個或多個定製指令替換的程序中的指令。43.—種用於生成處理器的邏輯電路配置信息的方法，所述方法包括從用高級語言描述的程序中的指令提取指令模式；將所提取的指令模式與一個或多個定製指令的模式相比較；用所述一個或多個定製指令替換將所述程序中的指令；以及從與所述一個或多個定製指令相關聯的邏輯元件連接信息和從所述處理器的至少一個可編程元件的布圖布置信息，生成所述邏輯電路配置信44.根據權利要求43所述的方法，其中所述邏輯元件連接信息被存儲在庫中。45.根據權利要求43所述的方法，其中所述處理器是動態可重配置邏輯電路處理器。46.—種動態邏輯電路可重配置處理器，包括包括至少一個可編程元件的動態可重配置邏輯電路；配置存儲器，所述配置存儲器存儲用於所述至少一個可編程元件的每個指令的布圖布置信息；寄存器文件，所述寄存器文件臨時保存執行所述至少一個可編程元件的指令的中間結果；存儲器，所述存儲器保存所述指令；以及管理所述處理器的控制器，所述控制器管理所述至少一個可編程元件的指令的執行順序。47.根據權利要求46所述的動態邏輯電路可重配置處理器，其中所述指令包括至少第一和第二指令集，所述邏輯電路可根據所述處理器正在執行與所述第一還是第二指令集相對應的指令而被配置到第一或第二數據路徑中。48.根據權利要求47所述的動態邏輯電路可重配置處理器，其中所述第一指令集是用於指令集，並且其中所述第一數據路徑在功能上包括通用微處理器。49.根據權利要求48所述的動態邏輯電路可重配置處理器，其中所述第二指令集是數位訊號處理指令集，並且其中所述第二數據路徑在功能上包括數位訊號處理器。50.根據權利要求49所述的動態邏輯電路可重配置處理器，其中所述數位訊號處理指令集針對數據加密或解密而被優化。51.根據權利要求47所述的動態邏輯電路可重配置處理器，其中所述可重配置邏輯電路包括可被互換地選擇的可編程元件的陣列，其中所述可編程元件的陣列的第一子集是所述第一數據路徑的一部分，並且其中所述可編程元件的陣列的第二子集是所述第二數據路徑的一部分。52.根據權利要求51所述的動態邏輯電路可重配置處理器，其中所述可編程元件的陣列中的至少一些可編程元件是所述第一數據路徑和第二數據路徑二者的一部分。53.根據權利要求51所述的動態邏輯電路可重配置處理器，其中所述可編程邏輯元件包括現場可編程門陣列的門。54.根據權利要求51所述的動態邏輯電路可重配置處理器，其中所述可編程邏輯元件包括可編程邏輯器件的門。55.根據權利要求47所述的動態邏輯電路可重配置處理器，其中要根據所述第一或第二指令集操作的數據包括從源應用代碼生成的目標代碼。56.根據權利要求55所述的動態邏輯電路可重配置處理器，其中所述可重配置邏輯電路可使用從所述源應用代碼生成的配置信息，根據所述處理器正在執行與所述第一還是第二指令集相對應的指令而被重配置。57.—種定製LSI開發平臺，包括動態邏輯電路可重配置處理器，所述動態邏輯電路可重配置處理器具有至少一個包括邏輯電路的可編程元件；以及軟體模塊，所述軟體模塊包括指令集體系結構生成器，用於生成所述處理器的指令集體系結構；以及邏輯電路配置生成器，所述邏輯電路配置生成器從所述至少一個可編程元件的布圖布置信息和所述指令集體系結構生成所述處理器的邏輯電路配置信息。58.根據權利要求57所述的定製LSI開發平臺，其中所述指令集體系結構包括至少第一和第二指令集，所述邏輯電路配置生成器生成配置信息，以便根據所述處理器正在執行與所述第一還是第二指令集相對應的指令來將所述邏輯電路配置到第一或第二數據路徑中。59.根據權利要求58所述的定製LSI開發平臺，其中所述第一指令集是通用指令集，並且其中所述第一數據路徑在功能上包括通用微處理器。60.根據權利要求59所述的定製LSI開發平臺，其中所述第二指令集是數位訊號處理指令集，並且其中所述第二數據路徑在功能上包括數位訊號處理器。61.根據權利要求60所述的定製LSI開發平臺，其中所述數位訊號處理指令集針對數據加密或解密而被優化。62.根據權利要求58所述的定製LSI開發平臺，其中所述可重配置邏輯電路包括可被互換地選擇的可編程元件的陣列，其中所述可編程元件的陣列的第一子集是所述第一數據路徑的一部分，並且其中所述可編程元件的陣列的第二子集是所述第二數據路徑的一部分。63.根據權利要求62所述的定製LSI開發平臺，其中所述可編程元件的陣列中的至少一些可編程元件是所述第一數據路徑和所述第二數據路徑二者的一部分。64.根據權利要求58所述的定製LSI開發平臺，其中所述第一和第二指令集中的至少一個和所述至少一個指令集在所述可重配置邏輯電路中的相應數據路徑適應於在所述微處理器體系結構已根據未來的設計需要被布圖之後被定義。65.根據權利要求64所述的定製LSI開發平臺，其中所述相應數據9路徑包括可根據製造掩膜選項而被選擇的邏輯元件。66.根據權利要求64所述的定製LSI開發平臺，其中所述相應數據路徑包括可根據所述設計需要而被編程的可編程邏輯元件。67.根據權利要求66所述的定製LSI開發平臺，其中所述可編程邏輯元件包括現場可編程門陣列的門。68.根據權利要求66所述的定製LSI開發平臺，其中所述可編程邏輯元件包括可編程邏輯器件的門。69.根據權利要求58所述的定製LSI開發平臺，其中所述要根據所述第一或第二指令集操作的數據包括從源應用代碼生成的目標代碼。70.根據權利要求69所述的定製LSI開發平臺，其中所述可重配置邏輯電路可使用從所述源應用代碼生成的配置信息，根據所述微處理器正在執行與所述第一還是第二指令集相對應的指令而被重配置。71.根據權利要求57所述的定製LSI開發平臺，還包括連接到所述邏輯電路配置生成器的配置存儲器，所述配置存儲器存儲所述可重配置邏輯電路的至少一種配置。72.—種包含要在計算機中執行的用於生成動態邏輯電路可重配置處理器的指令集體系結構的一組指令的計算機可讀介質，所述一組指令包括從用高級語言描述的應用程式中的指令提取指令模式；將所提取的指令模式與庫中存儲的一個或多個定製指令的模式相比較；以及用所述一個或多個定製指令替換所述程序中的指令，以便生成所述指令集。73.根據權利要求72所述的計算機可讀介質，其中所述一組指令還包括提取與被所述定製指令替換的指令相關聯的邏輯元件連接信息，並從所述邏輯元件連接信息和所述定製指令生成所述指令集體系結構。74.根據權利要求73所述的計算機可讀介質，其中所述一組指令還包括在所述庫中存儲所述邏輯元件連接信息以便與所述定製指令相關聯。75.根據權利要求74所述的計算機可讀介質，其中所述處理器是動態可重配置邏輯電路處理器。76.根據權利要求72所述的計算機可讀介質，其中所述一組指令還包括向一個或多個定製指令的庫添加新定製指令，所述新定製指令包括在所述替換期間未被所述一個或多個定製指令替換的程序中的指令。77.—種包含要在計算機中執行的用於生成動態邏輯電路可重配置處理器的邏輯電路配置信息的一組指令的計算機可讀介質，所述一組指令包括從用高級語言描述的程序中的指令提取指令模式；將所提取的指令模式與一個或多個定製指令的模式相比較；用所述一個或多個定製指令替換所述程序中的指令，以便生成指令集；以及從與所述指令集中包括的一個或多個定製指令相關聯的邏輯元件連接信息和從所述處理器的至少一個可編程元件的布圖布置信息，生成所述邏輯電路配置信息。78.根據權利要求77所述的計算機可讀介質，其中所述一組指令還包括提取與被所述定製指令替換的指令相關聯的邏輯元件連接信息，並從所述邏輯元件連接信息和所述定製指令生成所述指令集體系結構。79.根據權利要求78所述的計算機可讀介質，其中所述一組指令還包括在所述庫中存儲所述邏輯元件連接信息，以便與所述定製指令相關聯。80.根據權利要求79所述的計算機可讀介質，其中所述處理器是動態可重配置邏輯電路處理器。81.根據權利要求77所述的計算機可讀介質，其中所述一組指令還包括向一個或多個定製指令的庫添加新定製指令，所述新定製指令包括在所述替換期間未被所述一個或多個定製指令替換的程序中的指令。全文摘要本發明提供了一種用於從用高級語言描述的應用程式生成用於執行應用程式的處理器的指令集體系結構(此後稱為「ISA」)和一系列邏輯電路配置信息的技術。本發明還涉及可以通過向動態邏輯電路可重配置處理器應用所生成的ISA和邏輯電路配置信息來在短時間內設計、開發和製造專用定製LSI的定製LSI開發平臺技術。此外，本發明還公開了一種動態可重配置處理器，其可使用所生成的邏輯電路配置信息而被重配置。本發明還公開了相關聯的方法。文檔編號G06F17/50GK101111834SQ20058004747公開日2008年1月23日申請日期2005年11月30日優先權日2004年11月30日發明者村上和彰,松尾拓真,菊地修一,長谷部鐵也,首藤真,魯維克·高思爾申請人:東京毅力科創株式會社